JPH05160152A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH05160152A JPH05160152A JP32081691A JP32081691A JPH05160152A JP H05160152 A JPH05160152 A JP H05160152A JP 32081691 A JP32081691 A JP 32081691A JP 32081691 A JP32081691 A JP 32081691A JP H05160152 A JPH05160152 A JP H05160152A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating substrate
- gate insulating
- atomic layer
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 薄膜トランジスタの製造方法に関し，緻密性
が高く絶縁耐圧の大きいゲート絶縁膜及びゲート絶縁膜
との密着性がよくかつ膜質のよい動作半導体膜を形成す
る方法の提供を目的とする。 【構成】 絶縁性基板１上に順次積層されたゲート電極
２，ゲート絶縁膜３，動作半導体膜４，チャネル保護層
５と, チャネル保護層５の両側に配設されたソース電極
7a及びドレイン電極7bとを有する薄膜トランジスタの製
造において，原子層エピタキシー法によりゲート絶縁膜
３を形成し，つづいて原子層エピタキシー法により動作
半導体膜４を形成するように構成する。また，ゲート絶
縁膜３の形成に際し, アルキルアミンアラン雰囲気と酸
素を含む雰囲気に交互に絶縁性基板１を複数回曝す原子
層エピタキシー法によって化合物絶縁体を成膜し，ゲー
ト絶縁膜３の全部又は一部を形成するように構成する。
が高く絶縁耐圧の大きいゲート絶縁膜及びゲート絶縁膜
との密着性がよくかつ膜質のよい動作半導体膜を形成す
る方法の提供を目的とする。 【構成】 絶縁性基板１上に順次積層されたゲート電極
２，ゲート絶縁膜３，動作半導体膜４，チャネル保護層
５と, チャネル保護層５の両側に配設されたソース電極
7a及びドレイン電極7bとを有する薄膜トランジスタの製
造において，原子層エピタキシー法によりゲート絶縁膜
３を形成し，つづいて原子層エピタキシー法により動作
半導体膜４を形成するように構成する。また，ゲート絶
縁膜３の形成に際し, アルキルアミンアラン雰囲気と酸
素を含む雰囲気に交互に絶縁性基板１を複数回曝す原子
層エピタキシー法によって化合物絶縁体を成膜し，ゲー
ト絶縁膜３の全部又は一部を形成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は，薄膜トランジスタの製
造方法に関する。近年，液晶表示パネル，エレクトロル
ミネッセンス等の駆動素子として，薄膜トランジスタ
（以下，ＴＦＴと称する）マトリックスが使用されるよ
うになった。このようなＴＦＴマトリックスにおいて
は，数十万箇のＴＦＴを，表示画面上に欠陥を発生させ
ないように作製する必要がある。それ故，個々のＴＦＴ
に欠陥を発生させない製造方法が強く要望されている。
造方法に関する。近年，液晶表示パネル，エレクトロル
ミネッセンス等の駆動素子として，薄膜トランジスタ
（以下，ＴＦＴと称する）マトリックスが使用されるよ
うになった。このようなＴＦＴマトリックスにおいて
は，数十万箇のＴＦＴを，表示画面上に欠陥を発生させ
ないように作製する必要がある。それ故，個々のＴＦＴ
に欠陥を発生させない製造方法が強く要望されている。
【０００２】
【従来の技術】アクティブマトリックス駆動方式の液晶
表示パネルは，ドット表示を行う個々の画素に対応して
マトリックス状にＴＦＴを配置することにより，各画素
にメモリ機能を持たせて，コントラストの良い多ライン
の表示を可能にしている。
表示パネルは，ドット表示を行う個々の画素に対応して
マトリックス状にＴＦＴを配置することにより，各画素
にメモリ機能を持たせて，コントラストの良い多ライン
の表示を可能にしている。
【０００３】このような液晶表示パネルは，多数のゲー
トバスライン，ドレインバスラインを，それぞれ，Ｘ方
向及びＹ方向に向けて配置し，これら各バスラインに駆
動電圧を順次印加して，ゲートバスラインとドレインバ
スラインの交差部付近に配置したＴＦＴを選択駆動する
ことにより，所望の画素をドット表示するように構成さ
れている。
トバスライン，ドレインバスラインを，それぞれ，Ｘ方
向及びＹ方向に向けて配置し，これら各バスラインに駆
動電圧を順次印加して，ゲートバスラインとドレインバ
スラインの交差部付近に配置したＴＦＴを選択駆動する
ことにより，所望の画素をドット表示するように構成さ
れている。
【０００４】図５はＴＦＴの断面図を示し，１はガラス
基板，２はゲート電極，３はゲート絶縁膜，４は動作半
導体膜，５はチャネル保護層，6aはソース, 6bはドレイ
ン,7aはソース電極, 7bはドレイン電極, ８は画素電
極，９はドレインバスライン，10は表面保護膜を表す。
基板，２はゲート電極，３はゲート絶縁膜，４は動作半
導体膜，５はチャネル保護層，6aはソース, 6bはドレイ
ン,7aはソース電極, 7bはドレイン電極, ８は画素電
極，９はドレインバスライン，10は表面保護膜を表す。
【０００５】従来のプロセスの概略は次の如くである。
ガラス基板１上にゲート電極２を形成した後，プラズマ
ＣＶＤ法により，ゲート絶縁膜となるＳｉＮx 膜３，動
作半導体膜となる非晶質Ｓｉ（ａ−Ｓｉ）膜４，チャネ
ル保護層５となるＳｉＯ2 膜を順次形成する。マスクを
用いてＳｉＯ2膜をエッチングし，ゲート電極２上にＳ
ｉＯ2 膜を残してチャネル保護層５を形成する。
ガラス基板１上にゲート電極２を形成した後，プラズマ
ＣＶＤ法により，ゲート絶縁膜となるＳｉＮx 膜３，動
作半導体膜となる非晶質Ｓｉ（ａ−Ｓｉ）膜４，チャネ
ル保護層５となるＳｉＯ2 膜を順次形成する。マスクを
用いてＳｉＯ2膜をエッチングし，ゲート電極２上にＳ
ｉＯ2 膜を残してチャネル保護層５を形成する。
【０００６】プラズマＣＶＤ法によりｎ+ 型ａ−Ｓｉ膜
を堆積し，次いでスパッタ法によりＴｉ膜を堆積した
後，マスクを用いてＴｉ膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓ
ｉ膜４をエッチングして，ｎ+ 型ａ−Ｓｉ膜からなるソ
ース6a及びドレイン6b，Ｔｉ膜からなるソース電極7a及
びドレイン電極7bを形成する。
を堆積し，次いでスパッタ法によりＴｉ膜を堆積した
後，マスクを用いてＴｉ膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓ
ｉ膜４をエッチングして，ｎ+ 型ａ−Ｓｉ膜からなるソ
ース6a及びドレイン6b，Ｔｉ膜からなるソース電極7a及
びドレイン電極7bを形成する。
【０００７】全面にスパッタ法によりＩＴＯ膜を堆積し
た後，マスクを用いてそれをエッチングし，ソース電極
7aに接続する画素電極８を形成する。全面にスパッタ法
によりＡｌ膜を堆積した後，マスクを用いてそれをエッ
チングし，ドレイン電極7bに接続するドレインバスライ
ン９を形成する。
た後，マスクを用いてそれをエッチングし，ソース電極
7aに接続する画素電極８を形成する。全面にスパッタ法
によりＡｌ膜を堆積した後，マスクを用いてそれをエッ
チングし，ドレイン電極7bに接続するドレインバスライ
ン９を形成する。
【０００８】その後，全面に例えばプラズマＣＶＤ法に
よりＳｉＮx の表面保護膜10を形成する。補助容量を付
加しないで液晶セル容量の影響を避けるため，ゲート電
極２とソース・ドレイン電極7a, 7bの重なりしろを小さ
くするが，重なりしろがあるこのような構造では重なり
部の端の領域でゲート絶縁膜３に応力が集中する。ゲー
ト絶縁膜３の機械的強度が小さいと，そこにクラックが
発生し十分な絶縁耐圧あるいは絶縁抵抗を得ることが困
難になる。
よりＳｉＮx の表面保護膜10を形成する。補助容量を付
加しないで液晶セル容量の影響を避けるため，ゲート電
極２とソース・ドレイン電極7a, 7bの重なりしろを小さ
くするが，重なりしろがあるこのような構造では重なり
部の端の領域でゲート絶縁膜３に応力が集中する。ゲー
ト絶縁膜３の機械的強度が小さいと，そこにクラックが
発生し十分な絶縁耐圧あるいは絶縁抵抗を得ることが困
難になる。
【０００９】絶縁破壊による短絡を生じると，表示セル
の動作不良による点画素欠陥となるだけでなく，表示上
致命的なライン欠陥が生じる。また，短絡にまでいたら
なくても，低抵抗性の欠陥となった場合には，液晶セル
に蓄積された電荷のリークにより点欠陥が生じる。
の動作不良による点画素欠陥となるだけでなく，表示上
致命的なライン欠陥が生じる。また，短絡にまでいたら
なくても，低抵抗性の欠陥となった場合には，液晶セル
に蓄積された電荷のリークにより点欠陥が生じる。
【００１０】プラズマＣＶＤ法によるゲート絶縁膜は緻
密性が十分でなく，機械的強度が必ずしも十分ではな
い。ゲート絶縁膜の信頼性を上げるため，ゲート電極の
上に原子層エピタキシー法により，アルコラートを原料
としてアルミナまたは酸化タンタルのゲート絶縁膜を形
成することが知られている（例えば特開平１−179423号
公報）。
密性が十分でなく，機械的強度が必ずしも十分ではな
い。ゲート絶縁膜の信頼性を上げるため，ゲート電極の
上に原子層エピタキシー法により，アルコラートを原料
としてアルミナまたは酸化タンタルのゲート絶縁膜を形
成することが知られている（例えば特開平１−179423号
公報）。
【００１１】原子層エピタキシー法により形成するゲー
ト絶縁膜は緻密性が高く，機械的強度が大きいが，この
場合は下層のゲート電極端の段差部での異常成長核の完
全除去が困難で，低抵抗欠陥が生じやすく，点欠陥の全
くない表示パネルの作製が困難となる場合が多い。
ト絶縁膜は緻密性が高く，機械的強度が大きいが，この
場合は下層のゲート電極端の段差部での異常成長核の完
全除去が困難で，低抵抗欠陥が生じやすく，点欠陥の全
くない表示パネルの作製が困難となる場合が多い。
【００１２】また，原子層エピタキシー法によりゲート
絶縁膜を形成した後，その上に動作半導体膜を形成する
とき，原子層エピタキシー装置からガラス基板をいった
ん外に取り出し，それからプラズマＣＶＤ装置内に配置
して動作半導体膜を堆積する。このことがゲート絶縁膜
と動作半導体膜の界面を汚染する原因となり，また，ゲ
ート絶縁膜と動作半導体膜の密着度の低下を来たし，Ｔ
ＦＴ特性の劣化を引き起こすといった問題も生じる。
絶縁膜を形成した後，その上に動作半導体膜を形成する
とき，原子層エピタキシー装置からガラス基板をいった
ん外に取り出し，それからプラズマＣＶＤ装置内に配置
して動作半導体膜を堆積する。このことがゲート絶縁膜
と動作半導体膜の界面を汚染する原因となり，また，ゲ
ート絶縁膜と動作半導体膜の密着度の低下を来たし，Ｔ
ＦＴ特性の劣化を引き起こすといった問題も生じる。
【００１３】さらに，プラズマＣＶＤ法により堆積され
るチャネル保護層や表面絶縁膜も，緻密性が十分でない
ことから，十分な機械的強度，十分な絶縁耐圧或いは絶
縁抵抗が得られない場合が多い。
るチャネル保護層や表面絶縁膜も，緻密性が十分でない
ことから，十分な機械的強度，十分な絶縁耐圧或いは絶
縁抵抗が得られない場合が多い。
【００１４】
【発明が解決しようとする課題】本発明は上記の種々の
問題を解決するために，ゲート絶縁膜の緻密性を高めて
機械的強度を高め，絶縁耐圧，絶縁抵抗を大きくし，さ
らに，ゲート絶縁膜と動作半導体膜の密着性を高め，動
作半導体膜の特性も良好ならしめる方法を提供すること
を目的とする。
問題を解決するために，ゲート絶縁膜の緻密性を高めて
機械的強度を高め，絶縁耐圧，絶縁抵抗を大きくし，さ
らに，ゲート絶縁膜と動作半導体膜の密着性を高め，動
作半導体膜の特性も良好ならしめる方法を提供すること
を目的とする。
【００１５】また，チャネル保護層，表面絶縁膜の緻密
性を高めて機械的強度を高め，絶縁耐圧，絶縁抵抗を大
きくする方法を提供することを目的とする。
性を高めて機械的強度を高め，絶縁耐圧，絶縁抵抗を大
きくする方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】図１(a) 〜(e) は実施例
を説明するための工程順断面図，図２(a) 〜(e) は他の
実施例を説明するための工程順断面図，図３は原子層エ
ピタキシー装置の斜視図，図４は他の原子層エピタキシ
ー装置の模式図である。
を説明するための工程順断面図，図２(a) 〜(e) は他の
実施例を説明するための工程順断面図，図３は原子層エ
ピタキシー装置の斜視図，図４は他の原子層エピタキシ
ー装置の模式図である。
【００１７】上記課題は，絶縁性基板１上に順次積層さ
れたゲート電極２，ゲート絶縁膜３，動作半導体膜４，
チャネル保護層５と, 該チャネル保護層５の両側に配設
されたソース電極7a及びドレイン電極7bとを有する薄膜
トランジスタの製造において，原子層エピタキシー法に
よりゲート絶縁膜３を形成し，つづいて原子層エピタキ
シー法により動作半導体膜４を形成する薄膜トランジス
タの製造方法によって解決される。
れたゲート電極２，ゲート絶縁膜３，動作半導体膜４，
チャネル保護層５と, 該チャネル保護層５の両側に配設
されたソース電極7a及びドレイン電極7bとを有する薄膜
トランジスタの製造において，原子層エピタキシー法に
よりゲート絶縁膜３を形成し，つづいて原子層エピタキ
シー法により動作半導体膜４を形成する薄膜トランジス
タの製造方法によって解決される。
【００１８】また，前記動作半導体膜４の形成に際し，
第１の原料物質ガスを含む雰囲気に絶縁性基板１を曝し
て該第１の原料物質ガスを該絶縁性基板１に吸着させる
第１の工程と，第２の原料物質ガスを含むプラズマ雰囲
気に該絶縁性基板１を曝して該第２の原料物質を，該絶
縁性基板１に吸着した該第１の原料物質と反応させて半
導体を形成する第２の工程のサイクルを複数回くり返す
原子層エピタキシー法により該動作半導体膜４を形成す
る薄膜トランジスタの製造方法によって解決される。
第１の原料物質ガスを含む雰囲気に絶縁性基板１を曝し
て該第１の原料物質ガスを該絶縁性基板１に吸着させる
第１の工程と，第２の原料物質ガスを含むプラズマ雰囲
気に該絶縁性基板１を曝して該第２の原料物質を，該絶
縁性基板１に吸着した該第１の原料物質と反応させて半
導体を形成する第２の工程のサイクルを複数回くり返す
原子層エピタキシー法により該動作半導体膜４を形成す
る薄膜トランジスタの製造方法によって解決される。
【００１９】また，前記動作半導体膜４の形成に際し，
第１の原料物質ガスを含む雰囲気に絶縁性基板１を曝し
て該第１の原料物質ガスを該絶縁性基板１に吸着させる
第１の工程と，第２の原料物質ガスを含む雰囲気に絶縁
性基板１を曝して該第２の原料物質ガスを該絶縁性基板
１に吸着させる第２の工程と，該絶縁性基板１をプラズ
マ雰囲気に曝して吸着した該第１の原料物質と吸着した
該第２の原料物質を反応させて半導体を形成する第３の
工程のサイクルを複数回くり返す原子層エピタキシー法
により該動作半導体膜４を形成する薄膜トランジスタの
製造方法によって解決される。
第１の原料物質ガスを含む雰囲気に絶縁性基板１を曝し
て該第１の原料物質ガスを該絶縁性基板１に吸着させる
第１の工程と，第２の原料物質ガスを含む雰囲気に絶縁
性基板１を曝して該第２の原料物質ガスを該絶縁性基板
１に吸着させる第２の工程と，該絶縁性基板１をプラズ
マ雰囲気に曝して吸着した該第１の原料物質と吸着した
該第２の原料物質を反応させて半導体を形成する第３の
工程のサイクルを複数回くり返す原子層エピタキシー法
により該動作半導体膜４を形成する薄膜トランジスタの
製造方法によって解決される。
【００２０】また，前記動作半導体膜４の形成に際し，
第１の原料物質ガスを含む雰囲気に絶縁性基板１を曝し
て該第１の原料物質ガスを該絶縁性基板１に吸着させる
第１の工程と，該絶縁性基板１をプラズマ雰囲気に曝し
て吸着した該第１の原料物質を分解して変質させる第２
の工程と，第２の原料物質ガスを含む雰囲気に絶縁性基
板１を曝して該第２の原料物質を変質した第１の原料物
質と反応させて半導体を形成する第３の工程のサイクル
を複数回くり返す原子層エピタキシー法により該動作半
導体膜４を形成する薄膜トランジスタの製造方法によっ
て解決される。
第１の原料物質ガスを含む雰囲気に絶縁性基板１を曝し
て該第１の原料物質ガスを該絶縁性基板１に吸着させる
第１の工程と，該絶縁性基板１をプラズマ雰囲気に曝し
て吸着した該第１の原料物質を分解して変質させる第２
の工程と，第２の原料物質ガスを含む雰囲気に絶縁性基
板１を曝して該第２の原料物質を変質した第１の原料物
質と反応させて半導体を形成する第３の工程のサイクル
を複数回くり返す原子層エピタキシー法により該動作半
導体膜４を形成する薄膜トランジスタの製造方法によっ
て解決される。
【００２１】また，前記動作半導体膜４の形成に際し，
原料物質ガスを含む雰囲気に絶縁性基板１を曝して該原
料物質ガスを該絶縁性基板１に吸着させる第１の工程
と，該絶縁性基板１をプラズマ雰囲気に曝して該原料物
質を分解して半導体を形成する第２の工程のサイクルを
複数回くり返す原子層エピタキシー法により該動作半導
体膜４を形成する薄膜トランジスタの製造方法によって
解決される。
原料物質ガスを含む雰囲気に絶縁性基板１を曝して該原
料物質ガスを該絶縁性基板１に吸着させる第１の工程
と，該絶縁性基板１をプラズマ雰囲気に曝して該原料物
質を分解して半導体を形成する第２の工程のサイクルを
複数回くり返す原子層エピタキシー法により該動作半導
体膜４を形成する薄膜トランジスタの製造方法によって
解決される。
【００２２】また，絶縁性基板１上に順次積層されたゲ
ート電極２，ゲート絶縁膜３，動作半導体膜４，チャネ
ル保護層５と, 該チャネル保護層５の両側に配設された
ソース電極7a及びドレイン電極7bとを有する薄膜トラン
ジスタの製造において，ゲート絶縁膜３の形成に際し,
アルキルアミンアラン雰囲気と酸素を含む雰囲気に交互
に該絶縁性基板１を複数回曝す原子層エピタキシー法に
よって化合物絶縁体を成膜し，該ゲート絶縁膜３の全部
又は一部を形成する薄膜トランジスタの製造方法によっ
て解決される。
ート電極２，ゲート絶縁膜３，動作半導体膜４，チャネ
ル保護層５と, 該チャネル保護層５の両側に配設された
ソース電極7a及びドレイン電極7bとを有する薄膜トラン
ジスタの製造において，ゲート絶縁膜３の形成に際し,
アルキルアミンアラン雰囲気と酸素を含む雰囲気に交互
に該絶縁性基板１を複数回曝す原子層エピタキシー法に
よって化合物絶縁体を成膜し，該ゲート絶縁膜３の全部
又は一部を形成する薄膜トランジスタの製造方法によっ
て解決される。
【００２３】また，絶縁性基板１上に順次積層されたゲ
ート電極２，ゲート絶縁膜３，動作半導体膜４，チャネ
ル保護層５と, 該チャネル保護層５の両側に配設された
ソース電極7a及びドレイン電極7bとを有する薄膜トラン
ジスタの製造において，該チャネル保護層５の形成に際
し, アルキルアミンアラン雰囲気と酸素を含む雰囲気に
交互に該絶縁性基板１を複数回曝す原子層エピタキシー
法によって化合物絶縁体を成膜し，該チャネル保護層５
の全部又は一部を形成する薄膜トランジスタの製造方法
によって解決される。
ート電極２，ゲート絶縁膜３，動作半導体膜４，チャネ
ル保護層５と, 該チャネル保護層５の両側に配設された
ソース電極7a及びドレイン電極7bとを有する薄膜トラン
ジスタの製造において，該チャネル保護層５の形成に際
し, アルキルアミンアラン雰囲気と酸素を含む雰囲気に
交互に該絶縁性基板１を複数回曝す原子層エピタキシー
法によって化合物絶縁体を成膜し，該チャネル保護層５
の全部又は一部を形成する薄膜トランジスタの製造方法
によって解決される。
【００２４】また，絶縁性基板１上に順次積層されたゲ
ート電極２，ゲート絶縁膜３，動作半導体膜４，チャネ
ル保護層５と, 該チャネル保護層５の両側に配設された
ソース電極7a及びドレイン電極7bと, 表面保護膜10とを
有する薄膜トランジスタの製造において，該表面保護膜
10の形成に際し, アルキルアミンアラン雰囲気と酸素を
含む雰囲気に交互に該絶縁性基板１を複数回曝す原子層
エピタキシー法によって化合物絶縁体を成膜し，該表面
保護膜10の全部又は一部を形成する薄膜トランジスタの
製造方法によって解決される。
ート電極２，ゲート絶縁膜３，動作半導体膜４，チャネ
ル保護層５と, 該チャネル保護層５の両側に配設された
ソース電極7a及びドレイン電極7bと, 表面保護膜10とを
有する薄膜トランジスタの製造において，該表面保護膜
10の形成に際し, アルキルアミンアラン雰囲気と酸素を
含む雰囲気に交互に該絶縁性基板１を複数回曝す原子層
エピタキシー法によって化合物絶縁体を成膜し，該表面
保護膜10の全部又は一部を形成する薄膜トランジスタの
製造方法によって解決される。
【００２５】
【作用】本発明によれば，薄膜トランジスタの製造に際
し，原子層エピタキシー法によりゲート絶縁膜３を形成
し，つづいて原子層エピタキシー法により動作半導体膜
４を形成するので，ゲート絶縁膜３も動作半導体膜４も
緻密性の高い膜を形成することができる。しかも，ゲー
ト絶縁膜３の形成を終え，動作半導体膜４の形成を始め
る間に外に基板を取り出す必要がないから，ゲート絶縁
膜３と動作半導体膜４間の密着性低下とか汚染といった
問題が生じない。
し，原子層エピタキシー法によりゲート絶縁膜３を形成
し，つづいて原子層エピタキシー法により動作半導体膜
４を形成するので，ゲート絶縁膜３も動作半導体膜４も
緻密性の高い膜を形成することができる。しかも，ゲー
ト絶縁膜３の形成を終え，動作半導体膜４の形成を始め
る間に外に基板を取り出す必要がないから，ゲート絶縁
膜３と動作半導体膜４間の密着性低下とか汚染といった
問題が生じない。
【００２６】また，原子層エピタキシー法による動作半
導体膜４の形成は，基板を種々の原料物質ガス雰囲気に
曝す工程とプラズマ雰囲気に曝す工程のサイクルにより
行うことができる。
導体膜４の形成は，基板を種々の原料物質ガス雰囲気に
曝す工程とプラズマ雰囲気に曝す工程のサイクルにより
行うことができる。
【００２７】また，原子層エピタキシー法によるゲート
絶縁膜或いはチャネル保護層或いは表面保護膜の形成
に，原料物質としてアルキルアミンアランを使用する
と，緻密性が高くしかも炭素汚染のない高純度の絶縁膜
を形成することができ，機械的特性にすぐれ，絶縁耐圧
及び絶縁抵抗の高い絶縁膜が形成できる。原子層エピタ
キシー法によるこのような絶縁膜は，ゲート絶縁膜或い
はチャネル保護層或いは表面保護膜の一部に形成しても
効果がある。
絶縁膜或いはチャネル保護層或いは表面保護膜の形成
に，原料物質としてアルキルアミンアランを使用する
と，緻密性が高くしかも炭素汚染のない高純度の絶縁膜
を形成することができ，機械的特性にすぐれ，絶縁耐圧
及び絶縁抵抗の高い絶縁膜が形成できる。原子層エピタ
キシー法によるこのような絶縁膜は，ゲート絶縁膜或い
はチャネル保護層或いは表面保護膜の一部に形成しても
効果がある。
【００２８】
【実施例】図１(a) 〜(e) は実施例を説明するための工
程順断面図，図２(a) 〜(e) は他の実施例を説明するた
めの工程順断面図，図３は原子層エピタキシー装置の斜
視図，図４は他の原子層エピタキシー装置の模式図であ
る。
程順断面図，図２(a) 〜(e) は他の実施例を説明するた
めの工程順断面図，図３は原子層エピタキシー装置の斜
視図，図４は他の原子層エピタキシー装置の模式図であ
る。
【００２９】以下，これらの図を参照しながら本発明の
実施例について説明する。 第１の実施例 図１(a) 参照 ガラス基板１として例えばＮＡ４０ガラス基板を採用
し，その上に厚さが例えば1000ÅのＴｉ膜をスパッタ
し，マスクを用いてそれをエッチングしてゲート電極２
を形成する。
実施例について説明する。 第１の実施例 図１(a) 参照 ガラス基板１として例えばＮＡ４０ガラス基板を採用
し，その上に厚さが例えば1000ÅのＴｉ膜をスパッタ
し，マスクを用いてそれをエッチングしてゲート電極２
を形成する。
【００３０】図１(b) 参照 原子層エピタキシー法によりゲート絶縁膜３を形成す
る。図３は原子層エピタキシー装置の斜視図であり，１
はガラス基板，11は第１の原料物質ガス，12は第２の原
料物質ガス，13はバリアガス，Ｃは反応室，Ｖ0 〜Ｖ4
は弁，Ｎa , Ｎb ，Ｎc はガス導入口，ＰＣはプラズマ
カソード，ＲＦは高周波電力，ＯＦはオリフィス弁，Ｖ
Ｐはターボ分子ポンプを表す。この原子層エピタキシー
装置は，既に開示された原子層エピタキシャル装置（例
えば特開平２-74029参照）を改良したもので，第２の原
料物質ガスの供給される領域に高周波を印加してプラズ
マを発生するようにしている。
る。図３は原子層エピタキシー装置の斜視図であり，１
はガラス基板，11は第１の原料物質ガス，12は第２の原
料物質ガス，13はバリアガス，Ｃは反応室，Ｖ0 〜Ｖ4
は弁，Ｎa , Ｎb ，Ｎc はガス導入口，ＰＣはプラズマ
カソード，ＲＦは高周波電力，ＯＦはオリフィス弁，Ｖ
Ｐはターボ分子ポンプを表す。この原子層エピタキシー
装置は，既に開示された原子層エピタキシャル装置（例
えば特開平２-74029参照）を改良したもので，第２の原
料物質ガスの供給される領域に高周波を印加してプラズ
マを発生するようにしている。
【００３１】まず，ゲート電極２の形成さたガラス基板
１を反応室Ｃの第１の原料物質ガスの供給される領域に
配置して300 ℃に加熱し（ヒータは図示せず），ターボ
分子ポンプＶＰにより反応室Ｃ内を５×１０-7Torrまで
排気する。
１を反応室Ｃの第１の原料物質ガスの供給される領域に
配置して300 ℃に加熱し（ヒータは図示せず），ターボ
分子ポンプＶＰにより反応室Ｃ内を５×１０-7Torrまで
排気する。
【００３２】次に，弁はＶ0 を開いてガス導入口Ｎc か
らＡｒガスを反応室Ｃ内に 500sccm流し，0.01 Torr に
なるまでオリフィス弁ＯＦをしぼり，Ａｒガスの定常流
を作る。これがバリアガスとなる。
らＡｒガスを反応室Ｃ内に 500sccm流し，0.01 Torr に
なるまでオリフィス弁ＯＦをしぼり，Ａｒガスの定常流
を作る。これがバリアガスとなる。
【００３３】次に，トリメチルアルミニウム（ＴＭＡ
ｌ）容器を６０℃に加熱してトリメチルアルミニウム蒸
気を発生し，弁Ｖ1 を開いてＡｒガスをキャリアガスと
してガス導入口Ｎa から反応室Ｃ内に流す。
ｌ）容器を６０℃に加熱してトリメチルアルミニウム蒸
気を発生し，弁Ｖ1 を開いてＡｒガスをキャリアガスと
してガス導入口Ｎa から反応室Ｃ内に流す。
【００３４】次に，弁Ｖ2 を開いて，２０℃に保温した
水容器から水蒸気をＡｒガスをキャリアガスとしてガス
導入口Ｎb から反応室Ｃ内に流す。Ａｒガスのバリアガ
ス流によってトリメチルアルミニウム蒸気と水蒸気は隔
てられ，混合しない。この時，反応室Ｃ内の圧力は0.01
Torrに維持する。
水容器から水蒸気をＡｒガスをキャリアガスとしてガス
導入口Ｎb から反応室Ｃ内に流す。Ａｒガスのバリアガ
ス流によってトリメチルアルミニウム蒸気と水蒸気は隔
てられ，混合しない。この時，反応室Ｃ内の圧力は0.01
Torrに維持する。
【００３５】このようにして作られた定常流を乱さない
ような速度，例えば往復３秒の周期で，移動機構上に搭
載したガラス基板１をトリメチルアルミニウム蒸気と水
蒸気の間を移動させる。この往復を6000回繰り返すこと
によって，厚さ4000Åのアルミナ多結晶膜を形成した。
このアルミナ多結晶膜がゲート絶縁膜３となる。
ような速度，例えば往復３秒の周期で，移動機構上に搭
載したガラス基板１をトリメチルアルミニウム蒸気と水
蒸気の間を移動させる。この往復を6000回繰り返すこと
によって，厚さ4000Åのアルミナ多結晶膜を形成した。
このアルミナ多結晶膜がゲート絶縁膜３となる。
【００３６】次に，弁Ｖ1 を閉じてトリメチルアルミニ
ウム蒸気を遮断し，弁Ｖ3 を開いてモノシランガス( Ｓ
ｉＨ4 ）を５０sccm反応室Ｃ内に流す。弁Ｖ2 を閉じて
水蒸気を遮断し，弁Ｖ4 を開いて水素ガス（Ｈ2 ）を５
０sccm反応室Ｃ内に流し，プラズマカソードＰＣに高周
波電力（ＲＦ）を供給して水素プラズマを発生させる。
バリアガスのＡｒはそのまま流しつづける。
ウム蒸気を遮断し，弁Ｖ3 を開いてモノシランガス( Ｓ
ｉＨ4 ）を５０sccm反応室Ｃ内に流す。弁Ｖ2 を閉じて
水蒸気を遮断し，弁Ｖ4 を開いて水素ガス（Ｈ2 ）を５
０sccm反応室Ｃ内に流し，プラズマカソードＰＣに高周
波電力（ＲＦ）を供給して水素プラズマを発生させる。
バリアガスのＡｒはそのまま流しつづける。
【００３７】定常流を乱さないような速度，例えば往復
３秒の周期で，移動機構上に搭載したガラス基板１をモ
ノシランガスと水素ガスの間を移動させる。この往復を
100回繰り返すことによって，厚さ 400Åのａ−Ｓｉ：
Ｈ膜（水素化されたａ−Ｓｉ膜）を形成した。このａ−
Ｓｉ：Ｈ膜は動作半導体膜４となる。
３秒の周期で，移動機構上に搭載したガラス基板１をモ
ノシランガスと水素ガスの間を移動させる。この往復を
100回繰り返すことによって，厚さ 400Åのａ−Ｓｉ：
Ｈ膜（水素化されたａ−Ｓｉ膜）を形成した。このａ−
Ｓｉ：Ｈ膜は動作半導体膜４となる。
【００３８】ａ−Ｓｉ：Ｈ膜の形成過程は，ガラス基板
１にモノシランガスがまず吸着し，次の段階で水素プラ
ズマが吸着したモノシランと反応してほぼ単層の水素化
されたａ−Ｓｉが形成され，これが繰り返されてａ−Ｓ
ｉ：Ｈ膜が形成されるものと考えられる。
１にモノシランガスがまず吸着し，次の段階で水素プラ
ズマが吸着したモノシランと反応してほぼ単層の水素化
されたａ−Ｓｉが形成され，これが繰り返されてａ−Ｓ
ｉ：Ｈ膜が形成されるものと考えられる。
【００３９】図１(c) 参照 プラズマＣＶＤ法により全面に厚さが例えば2000ÅのＳ
ｉＯ2 膜を形成した後ポジレジストを塗布し，ゲート電
極２をマスクとする背面露光法によりポジレジストを露
光・現像し，それをマスクにしてＳｉＯ2 膜をエッチン
グしてチャネル保護層５を形成する。
ｉＯ2 膜を形成した後ポジレジストを塗布し，ゲート電
極２をマスクとする背面露光法によりポジレジストを露
光・現像し，それをマスクにしてＳｉＯ2 膜をエッチン
グしてチャネル保護層５を形成する。
【００４０】図１(d) 参照 プラズマＣＶＤ法により厚さが例えば2000Åのｎ+ 型ａ
−Ｓｉ膜を堆積し，次いでスパッタ法により厚さが例え
ば1500ÅのＴｉ膜を堆積した後，マスクを用いてＴｉ
膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓｉ膜４をエッチングし
て，ｎ+ 型ａ−Ｓｉ膜からなるソース6a及びドレイン6
b，Ｔｉ膜からなるソース電極7a及びドレイン電極7bを
形成する。
−Ｓｉ膜を堆積し，次いでスパッタ法により厚さが例え
ば1500ÅのＴｉ膜を堆積した後，マスクを用いてＴｉ
膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓｉ膜４をエッチングし
て，ｎ+ 型ａ−Ｓｉ膜からなるソース6a及びドレイン6
b，Ｔｉ膜からなるソース電極7a及びドレイン電極7bを
形成する。
【００４１】図１(e) 参照 全面にスパッタ法により厚さが例えば2000ÅのＩＴＯ膜
を堆積した後，マスクを用いてそれをエッチングし，ソ
ース電極7aに接続する画素電極８を形成する。
を堆積した後，マスクを用いてそれをエッチングし，ソ
ース電極7aに接続する画素電極８を形成する。
【００４２】次いで，全面にスパッタ法により厚さが例
えば3000ÅのＡｌ膜を堆積した後，マスクを用いてそれ
をエッチングし，ドレイン電極7bに接続するドレインバ
スライン９を形成する。
えば3000ÅのＡｌ膜を堆積した後，マスクを用いてそれ
をエッチングし，ドレイン電極7bに接続するドレインバ
スライン９を形成する。
【００４３】その後，全面に例えばプラズマＣＶＤ法に
より厚さ2000ÅのＳｉＮx の表面保護膜10を形成する。
ゲート絶縁膜３と動作半導体膜４はともに原子層エピタ
キシー法により形成され，その途中で真空を破らずに形
成できるので，ゲート絶縁膜３と動作半導体膜４の界面
で汚染や密着力低下は生じない。
より厚さ2000ÅのＳｉＮx の表面保護膜10を形成する。
ゲート絶縁膜３と動作半導体膜４はともに原子層エピタ
キシー法により形成され，その途中で真空を破らずに形
成できるので，ゲート絶縁膜３と動作半導体膜４の界面
で汚染や密着力低下は生じない。
【００４４】このようにして，緻密性の高いゲート絶縁
膜と膜質の良好なａ−Ｓｉの動作半導体膜を有するＴＦ
Ｔが形成できた。次に，第２の実施例について説明す
る。
膜と膜質の良好なａ−Ｓｉの動作半導体膜を有するＴＦ
Ｔが形成できた。次に，第２の実施例について説明す
る。
【００４５】ゲート絶縁膜３の形成までは第１の実施例
と同じである。ゲート絶縁膜３形成後の動作半導体膜４
の形成は次のようにする。弁Ｖ1 を閉じてトリメチルア
ルミニウム蒸気を遮断し，弁Ｖ3 を開いてモノシランガ
ス( ＳｉＨ4 ）を５０sccm反応室Ｃ内に流す。弁Ｖ2 か
ら水蒸気を除いてＡｒガスだけを反応室Ｃ内に流し，プ
ラズマカソードＰＣに高周波電力（ＲＦ）を供給してＡ
ｒプラズマを発生させる。バリアガスのＡｒはそのまま
流しつづける。
と同じである。ゲート絶縁膜３形成後の動作半導体膜４
の形成は次のようにする。弁Ｖ1 を閉じてトリメチルア
ルミニウム蒸気を遮断し，弁Ｖ3 を開いてモノシランガ
ス( ＳｉＨ4 ）を５０sccm反応室Ｃ内に流す。弁Ｖ2 か
ら水蒸気を除いてＡｒガスだけを反応室Ｃ内に流し，プ
ラズマカソードＰＣに高周波電力（ＲＦ）を供給してＡ
ｒプラズマを発生させる。バリアガスのＡｒはそのまま
流しつづける。
【００４６】定常流を乱さないような速度，例えば往復
３秒の周期で，移動機構上に搭載したガラス基板１をモ
ノシランガスとＡｒプラズマの間を移動させる。この往
復を100回繰り返すことによって，厚さ 400Åのａ−Ｓ
ｉ膜４を形成する。
３秒の周期で，移動機構上に搭載したガラス基板１をモ
ノシランガスとＡｒプラズマの間を移動させる。この往
復を100回繰り返すことによって，厚さ 400Åのａ−Ｓ
ｉ膜４を形成する。
【００４７】ａ−Ｓｉ膜の形成過程は，ガラス基板１に
モノシランガスがまず吸着し，次の段階でＡｒプラズマ
が吸着したモノシランを分解してａ−Ｓｉが形成され，
これが繰り返されてａ−Ｓｉ膜４が形成されるものと考
えられる。
モノシランガスがまず吸着し，次の段階でＡｒプラズマ
が吸着したモノシランを分解してａ−Ｓｉが形成され，
これが繰り返されてａ−Ｓｉ膜４が形成されるものと考
えられる。
【００４８】以下の工程は第１の実施例と同じである。
このようにして，緻密性の高いゲート絶縁膜と膜質の良
好なａ−Ｓｉの動作半導体膜を有するＴＦＴが形成でき
る。
このようにして，緻密性の高いゲート絶縁膜と膜質の良
好なａ−Ｓｉの動作半導体膜を有するＴＦＴが形成でき
る。
【００４９】次に，第３の実施例について説明する。図
４は他の原子層エピタキシー装置の模式図で，図３に示
した原子層エピタキシー装置に，原料物質ガス供給領域
とは独立した領域を設け，そこでプラズマ処理を行うよ
うにしたものであり，Ａｒガスを導入するガス導入口Ｎ
d , Ｎe ,Ｎf ，弁Ｖ5 , Ｖ6 , Ｖ7 を付加し，ガラス
基板１を円周に沿って回転したり，往復したりすること
ができる機構を備えている。
４は他の原子層エピタキシー装置の模式図で，図３に示
した原子層エピタキシー装置に，原料物質ガス供給領域
とは独立した領域を設け，そこでプラズマ処理を行うよ
うにしたものであり，Ａｒガスを導入するガス導入口Ｎ
d , Ｎe ,Ｎf ，弁Ｖ5 , Ｖ6 , Ｖ7 を付加し，ガラス
基板１を円周に沿って回転したり，往復したりすること
ができる機構を備えている。
【００５０】図１及び図４を参照しながら第３の実施例
について説明する。ゲート絶縁膜３の形成までは第１の
実施例と同じであるが，ゲート絶縁膜３の形成の際，弁
Ｖ5 ，Ｖ6 を開いてガス導入口Ｎd , Ｎe からＡｒガス
をバリアガスとして流す。ガラス基板１を第１の原料物
質ガス（ＴＭＡｌ）と第２の原料物質ガス（Ｈ2 Ｏ）間
を往復させて原子層エピタキシーを行い，ゲート絶縁膜
３を形成する。
について説明する。ゲート絶縁膜３の形成までは第１の
実施例と同じであるが，ゲート絶縁膜３の形成の際，弁
Ｖ5 ，Ｖ6 を開いてガス導入口Ｎd , Ｎe からＡｒガス
をバリアガスとして流す。ガラス基板１を第１の原料物
質ガス（ＴＭＡｌ）と第２の原料物質ガス（Ｈ2 Ｏ）間
を往復させて原子層エピタキシーを行い，ゲート絶縁膜
３を形成する。
【００５１】次に動作半導体膜４の形成は次のようにす
る。弁Ｖ1 を閉じてトリメチルアルミニウム蒸気を遮断
し，弁Ｖ3 を開いてモノシランガス( ＳｉＨ4 ）を反応
室Ｃ内に流す。弁Ｖ2 を閉じてＨ2 Ｏ＋Ａｒを遮断し，
弁Ｖ4 を開いてＨ2を反応室Ｃ内に流す。弁Ｖ7 からＡ
ｒガスを供給し，プラズマカソードＰＣに高周波電力
（ＲＦ）を供給してＡｒプラズマを発生させる。バリア
ガスのＡｒはそのまま流しつづける。
る。弁Ｖ1 を閉じてトリメチルアルミニウム蒸気を遮断
し，弁Ｖ3 を開いてモノシランガス( ＳｉＨ4 ）を反応
室Ｃ内に流す。弁Ｖ2 を閉じてＨ2 Ｏ＋Ａｒを遮断し，
弁Ｖ4 を開いてＨ2を反応室Ｃ内に流す。弁Ｖ7 からＡ
ｒガスを供給し，プラズマカソードＰＣに高周波電力
（ＲＦ）を供給してＡｒプラズマを発生させる。バリア
ガスのＡｒはそのまま流しつづける。
【００５２】定常流を乱さないような速度，例えば１回
転／秒の周期で，移動機構上に搭載したガラス基板１を
モノシランガス，水素ガス，Ａｒプラズマへと順次曝す
ように回転する。この回転を 100回続けることによっ
て，厚さ400Åのａ−Ｓｉ：Ｈ膜４を形成する。
転／秒の周期で，移動機構上に搭載したガラス基板１を
モノシランガス，水素ガス，Ａｒプラズマへと順次曝す
ように回転する。この回転を 100回続けることによっ
て，厚さ400Åのａ−Ｓｉ：Ｈ膜４を形成する。
【００５３】ａ−Ｓｉ：Ｈ膜の形成過程は，ガラス基板
１にモノシランガスがまず吸着し，次の段階で水素ガス
が吸着し，次の段階でＡｒプラズマが吸着したモノシラ
ンと水素を分解して反応させてほぼ単層のａ−Ｓｉ：Ｈ
を形成し，これが繰り返されてａ−Ｓｉ：Ｈ膜４が形成
されるものと考えられる。
１にモノシランガスがまず吸着し，次の段階で水素ガス
が吸着し，次の段階でＡｒプラズマが吸着したモノシラ
ンと水素を分解して反応させてほぼ単層のａ−Ｓｉ：Ｈ
を形成し，これが繰り返されてａ−Ｓｉ：Ｈ膜４が形成
されるものと考えられる。
【００５４】以下の工程は第１の実施例と同じである。
このようにして，緻密性の高いゲート絶縁膜と膜質の良
好なａ−Ｓｉの動作半導体膜を有するＴＦＴが形成でき
る。
このようにして，緻密性の高いゲート絶縁膜と膜質の良
好なａ−Ｓｉの動作半導体膜を有するＴＦＴが形成でき
る。
【００５５】次に，第４の実施例について説明する。こ
の例は第３の実施例の動作半導体膜を形成する時，ガラ
ス基板１を逆方向に回転する。即ち，ガラス基板１をモ
ノシランガス，Ａｒプラズマ，水素ガスへと順次曝すよ
うに回転する。
の例は第３の実施例の動作半導体膜を形成する時，ガラ
ス基板１を逆方向に回転する。即ち，ガラス基板１をモ
ノシランガス，Ａｒプラズマ，水素ガスへと順次曝すよ
うに回転する。
【００５６】この場合は，ガラス基板１にモノシランガ
スがまず吸着し，次の段階でＡｒプラズマが吸着したモ
ノシランを分解してａ−Ｓｉが形成され，次の段階で水
素がａ−Ｓｉと反応してほぼ単層の水素化されたａ−Ｓ
ｉを形成し，これが繰り返されてａ−Ｓｉ：Ｈ膜４が形
成されるものと考えられる。
スがまず吸着し，次の段階でＡｒプラズマが吸着したモ
ノシランを分解してａ−Ｓｉが形成され，次の段階で水
素がａ−Ｓｉと反応してほぼ単層の水素化されたａ−Ｓ
ｉを形成し，これが繰り返されてａ−Ｓｉ：Ｈ膜４が形
成されるものと考えられる。
【００５７】以下の工程は第１の実施例と同じである。
このようにして，緻密性の高いゲート絶縁膜と膜質の良
好なａ−Ｓｉの動作半導体膜を有するＴＦＴが形成でき
る。
このようにして，緻密性の高いゲート絶縁膜と膜質の良
好なａ−Ｓｉの動作半導体膜を有するＴＦＴが形成でき
る。
【００５８】なお，第１の実施例乃至第４の実施例で
は，ゲート絶縁膜２を原子層エピタキシー法により形成
するに際し，第１の原料物質ガスとしてＴＭＡｌを用い
たが，それに替えてトリメチルアミンアラン（ＴＭＡ
Ａ），トリエチルアミンアラン（ＴＥＡＡ）等のアルキ
ルアミンアランや，塩化アルミニウム（ＡｌＣｌ3 ）を
用いることもできる。
は，ゲート絶縁膜２を原子層エピタキシー法により形成
するに際し，第１の原料物質ガスとしてＴＭＡｌを用い
たが，それに替えてトリメチルアミンアラン（ＴＭＡ
Ａ），トリエチルアミンアラン（ＴＥＡＡ）等のアルキ
ルアミンアランや，塩化アルミニウム（ＡｌＣｌ3 ）を
用いることもできる。
【００５９】図２(a) 〜(e) は他の実施例を説明するた
めの工程順断面図である。以下，これらの図と図３を参
照しながら第５乃至第７の実施例について説明する。
めの工程順断面図である。以下，これらの図と図３を参
照しながら第５乃至第７の実施例について説明する。
【００６０】第５の実施例 図２(a) 参照 ガラス基板１として例えばＮＡ４０ガラス基板上に，例
えばスパッタにより厚さ1000ÅのＴｉ膜を形成し，マス
クを用いてそれをエッチングしてゲート電極２を形成す
る。
えばスパッタにより厚さ1000ÅのＴｉ膜を形成し，マス
クを用いてそれをエッチングしてゲート電極２を形成す
る。
【００６１】図２(b) 参照 図３に示した原子層エピタキシー装置（ただし第１の原
料物質としてＴＭＡｌに替えてトリメチルアミンアラン
を使用）によりゲート絶縁膜となるＡｌ2 Ｏ3 膜3aを形
成する。まず，ゲート電極２の形成さたガラス基板１を
反応室Ｃに配置し，300 ℃に加熱し（ヒータは図示せ
ず），ターボ分子ポンプＶＰにより反応室Ｃ内を５×１
０-7Torrまで排気する。
料物質としてＴＭＡｌに替えてトリメチルアミンアラン
を使用）によりゲート絶縁膜となるＡｌ2 Ｏ3 膜3aを形
成する。まず，ゲート電極２の形成さたガラス基板１を
反応室Ｃに配置し，300 ℃に加熱し（ヒータは図示せ
ず），ターボ分子ポンプＶＰにより反応室Ｃ内を５×１
０-7Torrまで排気する。
【００６２】次に，弁はＶ0 を開いてガス導入口Ｎc か
らＡｒガスを反応室Ｃ内に 500sccm流し，0.01 Torr に
なるまでオリフィス弁Ｖ0 をしぼり，Ａｒガスの定常流
を作る。これがバリアガスとなる。
らＡｒガスを反応室Ｃ内に 500sccm流し，0.01 Torr に
なるまでオリフィス弁Ｖ0 をしぼり，Ａｒガスの定常流
を作る。これがバリアガスとなる。
【００６３】次に，トリメチルアミンアラン（ＴＭＡ）
容器を４０℃に加熱してトリメチルアミンアラン蒸気を
発生し，弁Ｖ1 を開いてガス導入口Ｎa から反応室Ｃ内
に流す。
容器を４０℃に加熱してトリメチルアミンアラン蒸気を
発生し，弁Ｖ1 を開いてガス導入口Ｎa から反応室Ｃ内
に流す。
【００６４】次に，２０℃に保温した水容器から水蒸気
をＡｒガスと混合し，弁Ｖ2 を開いてガス導入口Ｎb か
ら反応室Ｃ内に流す。Ａｒガスのバリアガス流によって
トリメチルアミンアラン蒸気と水蒸気は隔てられ，混合
しない。この時，反応室Ｃ内の圧力は0.01Torrに維持す
る。
をＡｒガスと混合し，弁Ｖ2 を開いてガス導入口Ｎb か
ら反応室Ｃ内に流す。Ａｒガスのバリアガス流によって
トリメチルアミンアラン蒸気と水蒸気は隔てられ，混合
しない。この時，反応室Ｃ内の圧力は0.01Torrに維持す
る。
【００６５】このようにして作られた定常流を乱さない
ような速度，例えば往復３秒の周期で，移動機構上に搭
載したガラス基板１をトリメチルアミンアラン蒸気と水
蒸気の間を移動させる。この往復を3000回繰り返すこと
によって，厚さ4000Åのアルミナ多結晶膜を形成した。
このアルミナ多結晶膜（Ａｌ2 Ｏ3 膜）3aはゲート絶縁
膜の一部となる。
ような速度，例えば往復３秒の周期で，移動機構上に搭
載したガラス基板１をトリメチルアミンアラン蒸気と水
蒸気の間を移動させる。この往復を3000回繰り返すこと
によって，厚さ4000Åのアルミナ多結晶膜を形成した。
このアルミナ多結晶膜（Ａｌ2 Ｏ3 膜）3aはゲート絶縁
膜の一部となる。
【００６６】次にガラス基板１をプラズマＣＶＤ装置に
移して，プラズマＣＶＤ法により厚さ 200ÅのＳｉＮx
膜3bと厚さ 400Åのａ−Ｓｉ膜４を連続形成する。Ｓｉ
Ｎx 膜3bはゲート絶縁膜の一部となり，ａ−Ｓｉ膜４は
動作半導体膜となる。
移して，プラズマＣＶＤ法により厚さ 200ÅのＳｉＮx
膜3bと厚さ 400Åのａ−Ｓｉ膜４を連続形成する。Ｓｉ
Ｎx 膜3bはゲート絶縁膜の一部となり，ａ−Ｓｉ膜４は
動作半導体膜となる。
【００６７】図２(c) 参照 プラズマＣＶＤ法により全面に厚さが例えば2000ÅのＳ
ｉＯ2 膜を形成した後ポジレジストを塗布し，ゲート電
極２をマスクとする背面露光法によりポジレジストを露
光・現像し，それをマスクにしてＳｉＯ2 膜をエッチン
グしてチャネル保護層５を形成する。
ｉＯ2 膜を形成した後ポジレジストを塗布し，ゲート電
極２をマスクとする背面露光法によりポジレジストを露
光・現像し，それをマスクにしてＳｉＯ2 膜をエッチン
グしてチャネル保護層５を形成する。
【００６８】図２(d) 参照 プラズマＣＶＤ法により厚さが例えば2000Åのｎ+ 型ａ
−Ｓｉ膜を堆積し，次いでスパッタ法により厚さが例え
ば1500ÅのＴｉ膜を堆積した後，マスクを用いてＴｉ
膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓｉ膜４をエッチングし
て，ｎ+ 型ａ−Ｓｉ膜からなるソース6a及びドレイン6
b，Ｔｉ膜からなるソース電極7a及びドレイン電極7bを
形成する。
−Ｓｉ膜を堆積し，次いでスパッタ法により厚さが例え
ば1500ÅのＴｉ膜を堆積した後，マスクを用いてＴｉ
膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓｉ膜４をエッチングし
て，ｎ+ 型ａ−Ｓｉ膜からなるソース6a及びドレイン6
b，Ｔｉ膜からなるソース電極7a及びドレイン電極7bを
形成する。
【００６９】図２(e) 参照 全面にスパッタ法により厚さ2000ÅのＩＴＯ膜を堆積し
た後，マスクを用いてそれをエッチングし，ソース電極
7aに接続する画素電極８を形成する。
た後，マスクを用いてそれをエッチングし，ソース電極
7aに接続する画素電極８を形成する。
【００７０】次いで，全面にスパッタ法により厚さ3000
ÅのＡｌ膜を堆積した後，マスクを用いてそれをエッチ
ングし，ドレイン電極7bに接続するドレインバスライン
９を形成する。
ÅのＡｌ膜を堆積した後，マスクを用いてそれをエッチ
ングし，ドレイン電極7bに接続するドレインバスライン
９を形成する。
【００７１】その後，全面に例えばプラズマＣＶＤ法に
より厚さ2000ÅのＳｉＮx の表面保護膜10を形成する。
ゲート絶縁膜3bと動作半導体膜４はともにプラズマＣＶ
Ｄ法により形成され，その途中で真空を破らずに形成で
きるので，ゲート絶縁膜3bと動作半導体膜４の界面で汚
染や密着力低下は生じない。
より厚さ2000ÅのＳｉＮx の表面保護膜10を形成する。
ゲート絶縁膜3bと動作半導体膜４はともにプラズマＣＶ
Ｄ法により形成され，その途中で真空を破らずに形成で
きるので，ゲート絶縁膜3bと動作半導体膜４の界面で汚
染や密着力低下は生じない。
【００７２】また，ゲート絶縁膜3aとなるＡｌ2 Ｏ3 膜
の形成には，第１の原料物質としてアルキルアミンアラ
ンを使用しているので，緻密性が高くしかも炭素汚染の
ない高純度の絶縁膜が形成される。
の形成には，第１の原料物質としてアルキルアミンアラ
ンを使用しているので，緻密性が高くしかも炭素汚染の
ない高純度の絶縁膜が形成される。
【００７３】このようにして，緻密性の高いゲート絶縁
膜及びゲート絶縁膜との密着性がよく膜質の良好なａ−
Ｓｉの動作半導体膜を有するＴＦＴが形成できた。な
お，第１の原料物質としてトリメチルアミンアランの替
わりにトリエチルアミンアラン等のアルキルアミンアラ
ンを使用することもできる。
膜及びゲート絶縁膜との密着性がよく膜質の良好なａ−
Ｓｉの動作半導体膜を有するＴＦＴが形成できた。な
お，第１の原料物質としてトリメチルアミンアランの替
わりにトリエチルアミンアラン等のアルキルアミンアラ
ンを使用することもできる。
【００７４】第６の実施例 この例はチャネル保護層５の形成に原子層エピタキシー
法を適用する。その他の工程は第５の実施例と同じであ
る。
法を適用する。その他の工程は第５の実施例と同じであ
る。
【００７５】図３に示した原子層エピタキシー装置によ
りチャネル保護層となるＡｌ2 Ｏ3 膜を例えば2000Åの
厚さに形成し，それをパターニングしてチャネル保護層
５を形成する。Ａｌ2 Ｏ3膜の形成は前述の第５の実施
例に準じて行えばよいので，説明は省略する。
りチャネル保護層となるＡｌ2 Ｏ3 膜を例えば2000Åの
厚さに形成し，それをパターニングしてチャネル保護層
５を形成する。Ａｌ2 Ｏ3膜の形成は前述の第５の実施
例に準じて行えばよいので，説明は省略する。
【００７６】なお，チャネル保護層の一部として原子層
エピタキシー法によるＡｌ2 Ｏ3 膜を形成し，その上に
チャネル保護層の一部となるＳｉＮx 膜を，例えば，プ
ラズマＣＶＤ法により形成し，二重膜のチャネル保護層
を形成するようにしてもよい。原子層エピタキシー法に
よるＡｌ2 Ｏ3 膜を含むチャネル保護層は緻密性に富
み，機械的強度が大きく，絶縁抵抗も大きく安定であ
る。
エピタキシー法によるＡｌ2 Ｏ3 膜を形成し，その上に
チャネル保護層の一部となるＳｉＮx 膜を，例えば，プ
ラズマＣＶＤ法により形成し，二重膜のチャネル保護層
を形成するようにしてもよい。原子層エピタキシー法に
よるＡｌ2 Ｏ3 膜を含むチャネル保護層は緻密性に富
み，機械的強度が大きく，絶縁抵抗も大きく安定であ
る。
【００７７】第７の実施例 この例は表面保護膜10の形成に原子層エピタキシー法を
適用する。その他の工程は第５の実施例と同じである。
適用する。その他の工程は第５の実施例と同じである。
【００７８】図３に示した原子層エピタキシー装置によ
り表面保護膜10となるＡｌ2 Ｏ3 膜を Åの厚さに形
成する。Ａｌ2Ｏ3 膜の形成は前述の第５の実施例に準
じて行えばよいので，説明は省略する。
り表面保護膜10となるＡｌ2 Ｏ3 膜を Åの厚さに形
成する。Ａｌ2Ｏ3 膜の形成は前述の第５の実施例に準
じて行えばよいので，説明は省略する。
【００７９】なお，表面保護膜の一部として原子層エピ
タキシー法によるＡｌ2 Ｏ3 膜を形成し，その上に表面
保護膜の一部となるＳｉＮx 膜を，例えば，プラズマＣ
ＶＤ法により形成し，二重膜の表面保護膜を形成するよ
うにしてもよい。原子層エピタキシー法によるＡｌ2 Ｏ
3 膜を含む表面保護膜は緻密性に富み，機械的強度が大
きく，絶縁抵抗も大きく安定である。
タキシー法によるＡｌ2 Ｏ3 膜を形成し，その上に表面
保護膜の一部となるＳｉＮx 膜を，例えば，プラズマＣ
ＶＤ法により形成し，二重膜の表面保護膜を形成するよ
うにしてもよい。原子層エピタキシー法によるＡｌ2 Ｏ
3 膜を含む表面保護膜は緻密性に富み，機械的強度が大
きく，絶縁抵抗も大きく安定である。
【００８０】
【発明の効果】以上説明したように，本発明によれば，
絶縁膜の形成に原子層エピタキシー法を適用することに
より，ＴＦＴのゲート絶縁膜，チャネル保護層，表面保
護膜等の絶縁膜の緻密性を高め，機械的強度を増し，絶
縁耐圧，絶縁抵抗を大きくすることができる。
絶縁膜の形成に原子層エピタキシー法を適用することに
より，ＴＦＴのゲート絶縁膜，チャネル保護層，表面保
護膜等の絶縁膜の緻密性を高め，機械的強度を増し，絶
縁耐圧，絶縁抵抗を大きくすることができる。
【００８１】また，ゲート絶縁膜と動作半導体膜を真空
を破ることなく連続して形成することにより，ゲート絶
縁膜と動作半導体膜の界面が汚染されたり，密着性が低
下したりすることを避けることができる。それゆえ，動
作半導体膜の膜質が良好となり，トランジスタ特性が良
好なＴＦＴを形成することができる。
を破ることなく連続して形成することにより，ゲート絶
縁膜と動作半導体膜の界面が汚染されたり，密着性が低
下したりすることを避けることができる。それゆえ，動
作半導体膜の膜質が良好となり，トランジスタ特性が良
好なＴＦＴを形成することができる。
【００８２】本発明はＴＦＴマトリックスの性能向上と
歩留り向上に寄与するものである。
歩留り向上に寄与するものである。
【図１】(a) 〜(e) は実施例を説明するための工程順断
面図である。
面図である。
【図２】(a) 〜(e) は他の実施例を説明するための工程
順断面図である。
順断面図である。
【図３】原子層エピタキシー装置の斜視図である。
【図４】他の原子層エピタキシー装置の模式図である。
【図５】ＴＦＴの断面図である。
１は絶縁性基板であり透明絶縁性基板であってガラス基
板 ２はゲート電極 ３はゲート絶縁膜 3aはゲート絶縁膜であってＡｌ2 Ｏ3 膜 3bはゲート絶縁膜であってＳｉＮx 膜 ４は動作半導体膜でありａ−Ｓｉ膜であってａ−Ｓｉ：
Ｈ膜 ５はチャネル保護層 6aはソース 6bはドレイン 7aはソース電極 7bはドレイン電極 ８は画素電極 ９はドレインバスライン 10は表面保護膜 11は第１の原料物質ガス 12は第２の原料物質ガス 13はバリアガスであってＡｒガス Ｖ1 〜Ｖ7 は弁 Ｎa 〜Ｎf はガス導入口 Ｃは反応室 ＰＣはプラズマカソード ＲＦは高周波電力 ＯＦはオリフィス弁 ＶＰはターボ分子ポンプ
板 ２はゲート電極 ３はゲート絶縁膜 3aはゲート絶縁膜であってＡｌ2 Ｏ3 膜 3bはゲート絶縁膜であってＳｉＮx 膜 ４は動作半導体膜でありａ−Ｓｉ膜であってａ−Ｓｉ：
Ｈ膜 ５はチャネル保護層 6aはソース 6bはドレイン 7aはソース電極 7bはドレイン電極 ８は画素電極 ９はドレインバスライン 10は表面保護膜 11は第１の原料物質ガス 12は第２の原料物質ガス 13はバリアガスであってＡｒガス Ｖ1 〜Ｖ7 は弁 Ｎa 〜Ｎf はガス導入口 Ｃは反応室 ＰＣはプラズマカソード ＲＦは高周波電力 ＯＦはオリフィス弁 ＶＰはターボ分子ポンプ
Claims (8)
- 【請求項１】 絶縁性基板(1) 上に順次積層されたゲー
ト電極(2), ゲート絶縁膜(3), 動作半導体膜(4), チ
ャネル保護層(5) と, 該チャネル保護層(5)の両側に配
設されたソース電極(7a)及びドレイン電極(7b)とを有す
る薄膜トランジスタの製造において， 原子層エピタキシー法によりゲート絶縁膜(3) を形成
し，つづいて原子層エピタキシー法により動作半導体膜
(4) を形成することを特徴とする薄膜トランジスタの製
造方法。 - 【請求項２】 前記動作半導体膜(4) の形成に際し，第
１の原料物質ガスを含む雰囲気に絶縁性基板(1) を曝し
て該第１の原料物質ガスを該絶縁性基板(1)に吸着させ
る第１の工程と，第２の原料物質ガスを含むプラズマ雰
囲気に該絶縁性基板(1) を曝して該第２の原料物質を，
該絶縁性基板(1) に吸着した該第１の原料物質と反応さ
せて半導体を形成する第２の工程のサイクルを複数回く
り返す原子層エピタキシー法により該動作半導体膜(4)
を形成することを特徴とする請求項１記載の薄膜トラン
ジスタの製造方法。 - 【請求項３】 前記動作半導体膜(4) の形成に際し，第
１の原料物質ガスを含む雰囲気に絶縁性基板(1) を曝し
て該第１の原料物質ガスを該絶縁性基板(1)に吸着させ
る第１の工程と，第２の原料物質ガスを含む雰囲気に絶
縁性基板(1)を曝して該第２の原料物質ガスを該絶縁性
基板(1) に吸着させる第２の工程と，該絶縁性基板(1)
をプラズマ雰囲気に曝して吸着した該第１の原料物質と
吸着した該第２の原料物質を反応させて半導体を形成す
る第３の工程のサイクルを複数回くり返す原子層エピタ
キシー法により該動作半導体膜(4) を形成することを特
徴とする請求項１記載の薄膜トランジスタの製造方法。 - 【請求項４】 前記動作半導体膜(4) の形成に際し，第
１の原料物質ガスを含む雰囲気に絶縁性基板(1) を曝し
て該第１の原料物質ガスを該絶縁性基板(1)に吸着させ
る第１の工程と，該絶縁性基板(1) をプラズマ雰囲気に
曝して吸着した該第１の原料物質を分解して変質させる
第２の工程と，第２の原料物質ガスを含む雰囲気に絶縁
性基板(1) を曝して該第２の原料物質を変質した第１の
原料物質と反応させて半導体を形成する第３の工程のサ
イクルを複数回くり返す原子層エピタキシー法により該
動作半導体膜(4) を形成することを特徴とする請求項１
記載の薄膜トランジスタの製造方法。 - 【請求項５】 前記動作半導体膜(4) の形成に際し，原
料物質ガスを含む雰囲気に絶縁性基板(1) を曝して該原
料物質ガスを該絶縁性基板(1) に吸着させる第１の工程
と，該絶縁性基板(1) をプラズマ雰囲気に曝して該原料
物質を分解して半導体を形成する第２の工程のサイクル
を複数回くり返す原子層エピタキシー法により該動作半
導体膜(4) を形成することを特徴とする請求項１記載の
薄膜トランジスタの製造方法。 - 【請求項６】 絶縁性基板(1) 上に順次積層されたゲー
ト電極(2), ゲート絶縁膜(3), 動作半導体膜(4), チ
ャネル保護層(5) と, 該チャネル保護層(5)の両側に配
設されたソース電極(7a)及びドレイン電極(7b)とを有す
る薄膜トランジスタの製造において， ゲート絶縁膜(3) の形成に際し, アルキルアミンアラン
雰囲気と酸素を含む雰囲気に交互に該絶縁性基板(1) を
複数回曝す原子層エピタキシー法によって化合物絶縁体
を成膜し，該ゲート絶縁膜(3) の全部又は一部を形成す
ることを特徴とする薄膜トランジスタの製造方法。 - 【請求項７】 絶縁性基板(1) 上に順次積層されたゲー
ト電極(2), ゲート絶縁膜(3), 動作半導体膜(4), チ
ャネル保護層(5) と, 該チャネル保護層(5)の両側に配
設されたソース電極(7a)及びドレイン電極(7b)とを有す
る薄膜トランジスタの製造において， 該チャネル保護層(5) の形成に際し, アルキルアミンア
ラン雰囲気と酸素を含む雰囲気に交互に該絶縁性基板
(1) を複数回曝す原子層エピタキシー法によって化合物
絶縁体を成膜し，該チャネル保護層(5) の全部又は一部
を形成することを特徴とする薄膜トランジスタの製造方
法。 - 【請求項８】 絶縁性基板(1) 上に順次積層されたゲー
ト電極(2), ゲート絶縁膜(3), 動作半導体膜(4), チ
ャネル保護層(5) と, 該チャネル保護層(5)の両側に配
設されたソース電極(7a)及びドレイン電極(7b)と, 表面
保護膜(10)とを有する薄膜トランジスタの製造におい
て， 該表面保護膜(10)の形成に際し, アルキルアミンアラン
雰囲気と酸素を含む雰囲気に交互に該絶縁性基板(1) を
複数回曝す原子層エピタキシー法によって化合物絶縁体
を成膜し，該表面保護膜(10)の全部又は一部を形成する
ことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32081691A JPH05160152A (ja) | 1991-12-05 | 1991-12-05 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32081691A JPH05160152A (ja) | 1991-12-05 | 1991-12-05 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160152A true JPH05160152A (ja) | 1993-06-25 |
Family
ID=18125553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32081691A Withdrawn JPH05160152A (ja) | 1991-12-05 | 1991-12-05 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160152A (ja) |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284042A (ja) * | 2000-03-31 | 2001-10-12 | Denso Corp | 有機ｅｌ素子 |
| KR100378186B1 (ko) * | 2000-10-19 | 2003-03-29 | 삼성전자주식회사 | 원자층 증착법으로 형성된 박막이 채용된 반도체 소자 및그 제조방법 |
| JP2004319484A (ja) * | 2003-04-11 | 2004-11-11 | Eastman Kodak Co | 透明防湿層を形成するための方法及び装置並びに防湿型ｏｌｅｄデバイス |
| US6855368B1 (en) | 2000-06-28 | 2005-02-15 | Applied Materials, Inc. | Method and system for controlling the presence of fluorine in refractory metal layers |
| US6878206B2 (en) | 2001-07-16 | 2005-04-12 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
| US6911391B2 (en) | 2002-01-26 | 2005-06-28 | Applied Materials, Inc. | Integration of titanium and titanium nitride layers |
| US6916398B2 (en) | 2001-10-26 | 2005-07-12 | Applied Materials, Inc. | Gas delivery apparatus and method for atomic layer deposition |
| US6936906B2 (en) | 2001-09-26 | 2005-08-30 | Applied Materials, Inc. | Integration of barrier layer and seed layer |
| US6951804B2 (en) | 2001-02-02 | 2005-10-04 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US6998579B2 (en) | 2000-12-29 | 2006-02-14 | Applied Materials, Inc. | Chamber for uniform substrate heating |
| US7022948B2 (en) | 2000-12-29 | 2006-04-04 | Applied Materials, Inc. | Chamber for uniform substrate heating |
| US7049226B2 (en) | 2001-09-26 | 2006-05-23 | Applied Materials, Inc. | Integration of ALD tantalum nitride for copper metallization |
| US7085616B2 (en) | 2001-07-27 | 2006-08-01 | Applied Materials, Inc. | Atomic layer deposition apparatus |
| US7101795B1 (en) | 2000-06-28 | 2006-09-05 | Applied Materials, Inc. | Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer |
| US7115499B2 (en) | 2002-02-26 | 2006-10-03 | Applied Materials, Inc. | Cyclical deposition of tungsten nitride for metal oxide gate electrode |
| US7201803B2 (en) | 2001-03-07 | 2007-04-10 | Applied Materials, Inc. | Valve control system for atomic layer deposition chamber |
| US7208413B2 (en) | 2000-06-27 | 2007-04-24 | Applied Materials, Inc. | Formation of boride barrier layers using chemisorption techniques |
| US7211144B2 (en) | 2001-07-13 | 2007-05-01 | Applied Materials, Inc. | Pulsed nucleation deposition of tungsten layers |
| US7262133B2 (en) | 2003-01-07 | 2007-08-28 | Applied Materials, Inc. | Enhancement of copper line reliability using thin ALD tan film to cap the copper line |
| WO2007114155A1 (ja) | 2006-03-30 | 2007-10-11 | Mitsui Engineering & Shipbuilding Co., Ltd. | プラズマ原子層成長方法及び装置 |
| US7405158B2 (en) | 2000-06-28 | 2008-07-29 | Applied Materials, Inc. | Methods for depositing tungsten layers employing atomic layer deposition techniques |
| US7439191B2 (en) | 2002-04-05 | 2008-10-21 | Applied Materials, Inc. | Deposition of silicon layers for active matrix liquid crystal display (AMLCD) applications |
| US7595263B2 (en) | 2003-06-18 | 2009-09-29 | Applied Materials, Inc. | Atomic layer deposition of barrier materials |
| JPWO2010024279A1 (ja) * | 2008-08-29 | 2012-01-26 | 株式会社アルバック | 電界効果型トランジスタの製造方法及び製造装置 |
-
1991
- 1991-12-05 JP JP32081691A patent/JPH05160152A/ja not_active Withdrawn
Cited By (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284042A (ja) * | 2000-03-31 | 2001-10-12 | Denso Corp | 有機ｅｌ素子 |
| US7501344B2 (en) | 2000-06-27 | 2009-03-10 | Applied Materials, Inc. | Formation of boride barrier layers using chemisorption techniques |
| US7501343B2 (en) | 2000-06-27 | 2009-03-10 | Applied Materials, Inc. | Formation of boride barrier layers using chemisorption techniques |
| US7208413B2 (en) | 2000-06-27 | 2007-04-24 | Applied Materials, Inc. | Formation of boride barrier layers using chemisorption techniques |
| US7101795B1 (en) | 2000-06-28 | 2006-09-05 | Applied Materials, Inc. | Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer |
| US6855368B1 (en) | 2000-06-28 | 2005-02-15 | Applied Materials, Inc. | Method and system for controlling the presence of fluorine in refractory metal layers |
| US7465666B2 (en) | 2000-06-28 | 2008-12-16 | Applied Materials, Inc. | Method for forming tungsten materials during vapor deposition processes |
| US7405158B2 (en) | 2000-06-28 | 2008-07-29 | Applied Materials, Inc. | Methods for depositing tungsten layers employing atomic layer deposition techniques |
| US7235486B2 (en) | 2000-06-28 | 2007-06-26 | Applied Materials, Inc. | Method for forming tungsten materials during vapor deposition processes |
| US7115494B2 (en) | 2000-06-28 | 2006-10-03 | Applied Materials, Inc. | Method and system for controlling the presence of fluorine in refractory metal layers |
| US7033922B2 (en) | 2000-06-28 | 2006-04-25 | Applied Materials. Inc. | Method and system for controlling the presence of fluorine in refractory metal layers |
| KR100378186B1 (ko) * | 2000-10-19 | 2003-03-29 | 삼성전자주식회사 | 원자층 증착법으로 형성된 박막이 채용된 반도체 소자 및그 제조방법 |
| US7022948B2 (en) | 2000-12-29 | 2006-04-04 | Applied Materials, Inc. | Chamber for uniform substrate heating |
| US6998579B2 (en) | 2000-12-29 | 2006-02-14 | Applied Materials, Inc. | Chamber for uniform substrate heating |
| US7094680B2 (en) | 2001-02-02 | 2006-08-22 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US6951804B2 (en) | 2001-02-02 | 2005-10-04 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US7201803B2 (en) | 2001-03-07 | 2007-04-10 | Applied Materials, Inc. | Valve control system for atomic layer deposition chamber |
| US7211144B2 (en) | 2001-07-13 | 2007-05-01 | Applied Materials, Inc. | Pulsed nucleation deposition of tungsten layers |
| US10280509B2 (en) | 2001-07-16 | 2019-05-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
| US6878206B2 (en) | 2001-07-16 | 2005-04-12 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
| US7085616B2 (en) | 2001-07-27 | 2006-08-01 | Applied Materials, Inc. | Atomic layer deposition apparatus |
| US7352048B2 (en) | 2001-09-26 | 2008-04-01 | Applied Materials, Inc. | Integration of barrier layer and seed layer |
| US7494908B2 (en) | 2001-09-26 | 2009-02-24 | Applied Materials, Inc. | Apparatus for integration of barrier layer and seed layer |
| US7049226B2 (en) | 2001-09-26 | 2006-05-23 | Applied Materials, Inc. | Integration of ALD tantalum nitride for copper metallization |
| US6936906B2 (en) | 2001-09-26 | 2005-08-30 | Applied Materials, Inc. | Integration of barrier layer and seed layer |
| US6916398B2 (en) | 2001-10-26 | 2005-07-12 | Applied Materials, Inc. | Gas delivery apparatus and method for atomic layer deposition |
| US7732325B2 (en) | 2002-01-26 | 2010-06-08 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
| US6911391B2 (en) | 2002-01-26 | 2005-06-28 | Applied Materials, Inc. | Integration of titanium and titanium nitride layers |
| US7473638B2 (en) | 2002-01-26 | 2009-01-06 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
| US7094685B2 (en) | 2002-01-26 | 2006-08-22 | Applied Materials, Inc. | Integration of titanium and titanium nitride layers |
| US7429516B2 (en) | 2002-02-26 | 2008-09-30 | Applied Materials, Inc. | Tungsten nitride atomic layer deposition processes |
| US7115499B2 (en) | 2002-02-26 | 2006-10-03 | Applied Materials, Inc. | Cyclical deposition of tungsten nitride for metal oxide gate electrode |
| US7439191B2 (en) | 2002-04-05 | 2008-10-21 | Applied Materials, Inc. | Deposition of silicon layers for active matrix liquid crystal display (AMLCD) applications |
| US7262133B2 (en) | 2003-01-07 | 2007-08-28 | Applied Materials, Inc. | Enhancement of copper line reliability using thin ALD tan film to cap the copper line |
| JP2004319484A (ja) * | 2003-04-11 | 2004-11-11 | Eastman Kodak Co | 透明防湿層を形成するための方法及び装置並びに防湿型ｏｌｅｄデバイス |
| US7595263B2 (en) | 2003-06-18 | 2009-09-29 | Applied Materials, Inc. | Atomic layer deposition of barrier materials |
| WO2007114155A1 (ja) | 2006-03-30 | 2007-10-11 | Mitsui Engineering & Shipbuilding Co., Ltd. | プラズマ原子層成長方法及び装置 |
| US8440268B2 (en) | 2006-03-30 | 2013-05-14 | Mitsui Engineering & Shipbuilding Co., Ltd. | Method and apparatus for growing plasma atomic layer |
| JPWO2010024279A1 (ja) * | 2008-08-29 | 2012-01-26 | 株式会社アルバック | 電界効果型トランジスタの製造方法及び製造装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7654753B2 (ja) | 表示装置 | |
| JP2940051B2 (ja) | 絶縁薄膜の形成方法 | |
| JP4018625B2 (ja) | 薄膜トランジスタのための多段階ｃｖｄ法 | |
| KR102091996B1 (ko) | 반도체 장치 | |
| US6124154A (en) | Fabrication process for thin film transistors in a display or electronic device | |
| JP2828152B2 (ja) | 薄膜形成方法、多層構造膜及びシリコン薄膜トランジスタの形成方法 | |
| US7307028B2 (en) | Film-forming method, method of manufacturing semiconductor device, semiconductor device, method of manufacturing display device, and display device | |
| KR20090054902A (ko) | 반도체장치의 제조 방법 | |
| US5900646A (en) | Method of preventing deterioration of film quality of transparent conductive film a semiconductor device | |
| JP2002299265A (ja) | 多結晶性半導体薄膜の形成方法及び半導体装置の製造方法 | |
| US9136354B2 (en) | Methods for manufacturing passivation layer and thin film transistor array substrate | |
| JP2002294451A (ja) | 多結晶性半導体薄膜の形成方法、半導体装置の製造方法、並びにこれらの方法の実施に使用する装置 | |
| KR100575092B1 (ko) | 게이트 절연막의 형성 방법 | |
| JPH07283147A (ja) | 薄膜形成方法 | |
| JPH0645606A (ja) | 薄膜トランジスタ・マトリクスの製造方法 | |
| US6579749B2 (en) | Fabrication method and fabrication apparatus for thin film transistor | |
| JP2002293687A (ja) | 多結晶性ダイヤモンド薄膜及びその形成方法、半導体装置及びその製造方法、これらの方法の実施に使用する装置、並びに電気光学装置 | |
| JP3406681B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3353832B2 (ja) | 薄膜トランジスタの製造方法及び製造装置 | |
| JP3690287B2 (ja) | 半導体膜形成方法及び薄膜半導体装置の製造方法 | |
| JP3430565B2 (ja) | 薄膜半導体装置及びその製造方法 | |
| JPH04236465A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2954386B2 (ja) | 電子機器の製造方法 | |
| JPS5927575A (ja) | セルフアライメント形薄膜トランジスタの製造方法 | |
| JP3786580B2 (ja) | 化学気相堆積装置及びそれを用いた半導体膜の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |