JPH04236465A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH04236465A JPH04236465A JP422491A JP422491A JPH04236465A JP H04236465 A JPH04236465 A JP H04236465A JP 422491 A JP422491 A JP 422491A JP 422491 A JP422491 A JP 422491A JP H04236465 A JPH04236465 A JP H04236465A
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- JP
- Japan
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- film
- substrate
- reaction chamber
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示パネルの駆動に
用いる薄膜トランジスタ（ＴＦＴ） の構造および製造
方法に関する。
用いる薄膜トランジスタ（ＴＦＴ） の構造および製造
方法に関する。
【０００２】ＴＦＴ マトリクス駆動の液晶表示パネル
は， すでに小型テレビ等で実用化されており，さらに
大型テレビやラップトップ型パソコンのディスプレイに
需要が見込まれている。
は， すでに小型テレビ等で実用化されており，さらに
大型テレビやラップトップ型パソコンのディスプレイに
需要が見込まれている。
【０００３】ＴＦＴ マトリクスに用いられるＴＦＴ
の主な構造にスタガ型（チャネル領域より上にゲートが
ある構造）と逆スタガ型（チャネル領域より下にゲート
がある構造）とがあり， 特にスタガ型は構造が簡単な
ため， 工程数が少なく製造歩留がよい。
の主な構造にスタガ型（チャネル領域より上にゲートが
ある構造）と逆スタガ型（チャネル領域より下にゲート
がある構造）とがあり， 特にスタガ型は構造が簡単な
ため， 工程数が少なく製造歩留がよい。
【０００４】液晶表示パネル等の表示駆動に用いられる
ＴＦＴ マトリクスの構造においては， 大型化， 微
細化のためにＯＮ電流が大きく， スイッチング電圧が
小さい高性能なＴＦＴ が要望されている。
ＴＦＴ マトリクスの構造においては， 大型化， 微
細化のためにＯＮ電流が大きく， スイッチング電圧が
小さい高性能なＴＦＴ が要望されている。
【０００５】本発明は上記特性のよいＴＦＴ の構造と
製法に利用できる。
製法に利用できる。
【０００６】
【従来の技術】アクティブマトリクス駆動方式による液
晶表示パネルは， ドット表示を行う個々の画素に対応
してマトリクス状にＴＦＴ を配置して， 各画素にメ
モリ機能を持たせコントラストよく多ラインの表示を行
っている。
晶表示パネルは， ドット表示を行う個々の画素に対応
してマトリクス状にＴＦＴ を配置して， 各画素にメ
モリ機能を持たせコントラストよく多ラインの表示を行
っている。
【０００７】このような液晶表示パネルは， 例えば，
それぞれＸ，Ｙ方向に交差して配置された多数のゲー
トバスラインとドレインバスラインに駆動電圧を印加し
て，各バスラインの交差部に設けられたＴＦＴ を選択
駆動することにより， 対応する所望の画素をドット表
示するように構成されている。
それぞれＸ，Ｙ方向に交差して配置された多数のゲー
トバスラインとドレインバスラインに駆動電圧を印加し
て，各バスラインの交差部に設けられたＴＦＴ を選択
駆動することにより， 対応する所望の画素をドット表
示するように構成されている。
【０００８】このような， ＴＦＴ マトリクスに用い
られる従来のスタガ型ＴＦＴ をつぎの図４に示す。図
４ （Ａ），（Ｂ） は従来例によるのスタガ型ＴＦＴ
の断面図である。
られる従来のスタガ型ＴＦＴ をつぎの図４に示す。図
４ （Ａ），（Ｂ） は従来例によるのスタガ型ＴＦＴ
の断面図である。
【０００９】その構造を製造工程とともに説明する。図
４（Ａ） において，ガラス等の透明絶縁性基板１上に
，ＩＴＯ（インジウムと錫の酸化物からなる透明膜）
膜等からなるソースドレイン電極用被膜および高濃度ｎ
型シリコン（ｎ＋−Ｓｉ）等からなるコンタクト層３を
連続積層し，これらの膜をパターニングしてソースドレ
イン電極２を形成する。
４（Ａ） において，ガラス等の透明絶縁性基板１上に
，ＩＴＯ（インジウムと錫の酸化物からなる透明膜）
膜等からなるソースドレイン電極用被膜および高濃度ｎ
型シリコン（ｎ＋−Ｓｉ）等からなるコンタクト層３を
連続積層し，これらの膜をパターニングしてソースドレ
イン電極２を形成する。
【００１０】図４（Ｂ） において，基板上にアモルフ
ァスシリコン（ａ−Ｓｉ）等からなる動作半導体層４，
窒化シリコン（Ｓｉ３Ｎ４）膜等からなるゲート絶縁膜
５，アルミニウム（Ａｌ）膜等からなるゲート電極用被
膜を順次積層し，パターニングしてゲート電極６を形成
する。
ァスシリコン（ａ−Ｓｉ）等からなる動作半導体層４，
窒化シリコン（Ｓｉ３Ｎ４）膜等からなるゲート絶縁膜
５，アルミニウム（Ａｌ）膜等からなるゲート電極用被
膜を順次積層し，パターニングしてゲート電極６を形成
する。
【００１１】以上により， スタガ型ＴＦＴ の要部の
形成を終わる。
形成を終わる。
【００１２】
【発明が解決しようとする課題】従来の構造および製法
によれば， 下地層に影響を与えないような低温で，
高性能の動作半導体層を形成するのが困難であった。
によれば， 下地層に影響を与えないような低温で，
高性能の動作半導体層を形成するのが困難であった。
【００１３】本発明は低温成長できかつ結晶性のよい動
作半導体層を有するＴＦＴ とその製法を提供すること
を目的とする。
作半導体層を有するＴＦＴ とその製法を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】上記課題の解決は，１）
透明絶縁性基板（１） と，該基板（１） 上に順に成
長された多結晶アルミナ膜（７） およびポリシリコン
膜（４）と，該ポリシリコン膜（４）のチャネル形成領
域を隔てて該ポリシリコン膜（４）に電気的に接続する
２つのソースドレイン電極（２） と，該ポリシリコン
膜（４）のチャネル形成領域上に順に積層されたゲート
絶縁膜（５） およびゲート電極（６） とを有する薄
膜トランジスタ，あるいは２）前記多結晶アルミナ膜（
７） が結晶方位面（０１−１２） に配向し，前記ポ
リシリコン膜（４）が結晶方位面（１１１） に配向し
ている前記１）記載の薄膜トランジスタ，あるいは， ３）前記１）または２）記載の多結晶アルミナ膜（７）
を，複数種の原料ガスの分子流雰囲気中に前記基板（
１） を交互にさらす原子層エピタキシで形成する薄膜
トランジスタの製造方法により達成される。
透明絶縁性基板（１） と，該基板（１） 上に順に成
長された多結晶アルミナ膜（７） およびポリシリコン
膜（４）と，該ポリシリコン膜（４）のチャネル形成領
域を隔てて該ポリシリコン膜（４）に電気的に接続する
２つのソースドレイン電極（２） と，該ポリシリコン
膜（４）のチャネル形成領域上に順に積層されたゲート
絶縁膜（５） およびゲート電極（６） とを有する薄
膜トランジスタ，あるいは２）前記多結晶アルミナ膜（
７） が結晶方位面（０１−１２） に配向し，前記ポ
リシリコン膜（４）が結晶方位面（１１１） に配向し
ている前記１）記載の薄膜トランジスタ，あるいは， ３）前記１）または２）記載の多結晶アルミナ膜（７）
を，複数種の原料ガスの分子流雰囲気中に前記基板（
１） を交互にさらす原子層エピタキシで形成する薄膜
トランジスタの製造方法により達成される。
【００１５】
【作用】最近， 特公昭５６−３５１５８号， 特公昭
６０−２１９５５号公報で， 試料ガスを所定の原料ガ
ス雰囲気中に多数回さらすことにより， 原子層を各１
層ずつ堆積する原子層エピタキシ（ＡＬＥ） 法が開示
されている。
６０−２１９５５号公報で， 試料ガスを所定の原料ガ
ス雰囲気中に多数回さらすことにより， 原子層を各１
層ずつ堆積する原子層エピタキシ（ＡＬＥ） 法が開示
されている。
【００１６】さらに， 本発明者による特願平０２−０
３１０４２ 号明細書に記述のように， 分子流領域で
のＡＬＥ によると， 非晶質のガラス上でも配向した
アルミナ膜が得られる。従来， ガラス表面上に直接ポ
リシリコン薄膜を成膜する場合， ガラスの軟化温度（
約 ５５０℃） 以上の基板温度が必要であった。
３１０４２ 号明細書に記述のように， 分子流領域で
のＡＬＥ によると， 非晶質のガラス上でも配向した
アルミナ膜が得られる。従来， ガラス表面上に直接ポ
リシリコン薄膜を成膜する場合， ガラスの軟化温度（
約 ５５０℃） 以上の基板温度が必要であった。
【００１７】しかし，前記の配向したアルミナ膜上では
， ガラスの軟化温度以下の低温（約４５０℃） でも
ポリシリコンが成膜される。このように動作半導体層と
して，配向したアルミナ膜上に成長したポリシリコンを
用いることにより動作特性の良好なＴＦＴ を作成でき
る。
， ガラスの軟化温度以下の低温（約４５０℃） でも
ポリシリコンが成膜される。このように動作半導体層と
して，配向したアルミナ膜上に成長したポリシリコンを
用いることにより動作特性の良好なＴＦＴ を作成でき
る。
【００１８】本発明は従来例のようにガラス基板上にチ
ャネル領域となるポリシリコン膜を直接成長しないで，
基板とポリシリコン膜との間に配向したアルミナ膜を
挟むことにより， 低温成長で配向性のよいポリシリコ
ン膜が得られるようにしたものである。
ャネル領域となるポリシリコン膜を直接成長しないで，
基板とポリシリコン膜との間に配向したアルミナ膜を
挟むことにより， 低温成長で配向性のよいポリシリコ
ン膜が得られるようにしたものである。
【００１９】
【実施例】図１は本発明の一実施例によるＴＥＴ の断
面図である。図において，１は透明絶縁性基板でガラス
基板，２はソースドレイン電極でＩＴＯ 膜， ３はコ
ンタクト層で ｎ＋−Ｓｉ 膜，４は動作半導体層で結
晶方位面（１１１） に配向したポリシリコン膜，５は
ゲート絶縁膜でＳｉ３Ｎ４ 膜あるいは二酸化シリコン
（ＳｉＯ２）膜，６はゲート電極でＡｌ膜， ７は本発
明による結晶方位面（０１−１２） に配向した多結晶
アルミナ膜である。
面図である。図において，１は透明絶縁性基板でガラス
基板，２はソースドレイン電極でＩＴＯ 膜， ３はコ
ンタクト層で ｎ＋−Ｓｉ 膜，４は動作半導体層で結
晶方位面（１１１） に配向したポリシリコン膜，５は
ゲート絶縁膜でＳｉ３Ｎ４ 膜あるいは二酸化シリコン
（ＳｉＯ２）膜，６はゲート電極でＡｌ膜， ７は本発
明による結晶方位面（０１−１２） に配向した多結晶
アルミナ膜である。
【００２０】図２ （Ａ），（Ｂ） は本発明の一実施
例による製造工程を説明する断面図である。図２（Ａ）
において，ＡＬＥ法により， ガラス等の透明絶縁性
基板１上に結晶方位面（０１−１２） に配向した多結
晶アルミナ膜７を成長する。
例による製造工程を説明する断面図である。図２（Ａ）
において，ＡＬＥ法により， ガラス等の透明絶縁性
基板１上に結晶方位面（０１−１２） に配向した多結
晶アルミナ膜７を成長する。
【００２１】多結晶アルミナ膜７の成は，本発明者によ
る特願昭６３−２２７１１８ 号明細書に記載されたＡ
ＬＥ 装置を用いる。図３は実施例に使用したＡＬＥ
装置の斜視図である。
る特願昭６３−２２７１１８ 号明細書に記載されたＡ
ＬＥ 装置を用いる。図３は実施例に使用したＡＬＥ
装置の斜視図である。
【００２２】図において，扇状の反応室３０の中央部に
アルゴン（Ａｒ）バリアガス３１を流すための不活性ガ
ス導入口Ｎｃが設けられている。この導入口Ｎｃを中心
にして左右の位置にそれぞれ原料ガス導入口Ｎａ， Ｎ
ｂと， 扇の要の位置に設けたオリスィス弁ＯＦを経由
してターボ分子ポンプＶＰにより排気する。基板Ｗは扇
形の左右を移動できるホルダ上に載せられる。
アルゴン（Ａｒ）バリアガス３１を流すための不活性ガ
ス導入口Ｎｃが設けられている。この導入口Ｎｃを中心
にして左右の位置にそれぞれ原料ガス導入口Ｎａ， Ｎ
ｂと， 扇の要の位置に設けたオリスィス弁ＯＦを経由
してターボ分子ポンプＶＰにより排気する。基板Ｗは扇
形の左右を移動できるホルダ上に載せられる。
【００２３】まず，反応室中央部に置かれた基板Ｗを
４５０℃に加熱し，ターボ分子ポンプＶＰにより反応室
内を ５×１０−７Ｔｏｒｒまで排気する。つぎに，弁
Ｖ０を開けてＡｒを５００ ＳＣＣＭ流して反応室内が
１×１０−２Ｔｏｒｒになるようにオリスィス弁ＯＦ
を絞る。このようにしてＡｒバリアガス３１の定常流を
流す。
４５０℃に加熱し，ターボ分子ポンプＶＰにより反応室
内を ５×１０−７Ｔｏｒｒまで排気する。つぎに，弁
Ｖ０を開けてＡｒを５００ ＳＣＣＭ流して反応室内が
１×１０−２Ｔｏｒｒになるようにオリスィス弁ＯＦ
を絞る。このようにしてＡｒバリアガス３１の定常流を
流す。
【００２４】つぎに， 塩化アルミニウム容器を １１
０℃に加熱して塩化アルミニウムの蒸気を発生し，弁Ｖ
１を開けて塩化アルミニウム蒸気３２を反応室内に流す
。つぎに，図示されない水容器を２０℃に保ち， 弁Ｖ
２を開けて水蒸気３３を反応室内に流す。
０℃に加熱して塩化アルミニウムの蒸気を発生し，弁Ｖ
１を開けて塩化アルミニウム蒸気３２を反応室内に流す
。つぎに，図示されない水容器を２０℃に保ち， 弁Ｖ
２を開けて水蒸気３３を反応室内に流す。
【００２５】この際，Ａｒバリアガス３１により， 塩
化アルミニウム蒸気３２と水蒸気３３は混合しない。ま
た，このときの反応室内の真空度は １×１０−２Ｔｏ
ｒｒが維持されている。つぎに， Ａｒバリアガス３１
の定常流を乱さないような基板の移動速度として往復３
秒の周期でホルダ上に載せられている基板Ｗを塩化アル
ミニウム蒸気３２の雰囲気と水蒸気３３の雰囲気間の往
復を６０００回繰り返す。
化アルミニウム蒸気３２と水蒸気３３は混合しない。ま
た，このときの反応室内の真空度は １×１０−２Ｔｏ
ｒｒが維持されている。つぎに， Ａｒバリアガス３１
の定常流を乱さないような基板の移動速度として往復３
秒の周期でホルダ上に載せられている基板Ｗを塩化アル
ミニウム蒸気３２の雰囲気と水蒸気３３の雰囲気間の往
復を６０００回繰り返す。
【００２６】以上により， 厚さ４０００Åで主面が（
０１−１２） に配向した多結晶アルミナ膜７を成長し
た。図２（Ｂ） において，スパッタ法により，多結晶
アルミナ膜７上にソースドレイン電極膜として厚さ ５
００ÅのＩＴＯ 膜２を被着する。
０１−１２） に配向した多結晶アルミナ膜７を成長し
た。図２（Ｂ） において，スパッタ法により，多結晶
アルミナ膜７上にソースドレイン電極膜として厚さ ５
００ÅのＩＴＯ 膜２を被着する。
【００２７】続いて，プラズマ気相成長（Ｐ−ＣＶＤ）
法により，ＩＴＯ 膜２の上にコンタクト層として
ｎ＋ 型のａ−Ｓｉ膜３を成長する。ａ−Ｓｉの成長条
件はつぎのとおりである。
法により，ＩＴＯ 膜２の上にコンタクト層として
ｎ＋ 型のａ−Ｓｉ膜３を成長する。ａ−Ｓｉの成長条
件はつぎのとおりである。
【００２８】
反応ガス： ２０％ＳｉＨ４／Ｈ２， ２００ ＳＣ
ＣＭ １％ ＰＨ３／Ｈ２， ５０ ＳＣＣＭ ガス
圧力： ０．３ Ｔｏｒｒ ＲＦ 電力： ５０ Ｗ 基板温度： ２５０ ℃ ついで，通常のリソグラフィによりエッチングマスクと
なるレジスト膜を形成し，反応性イオンエッチング（Ｒ
ＩＥ） を用いて ｎ＋ 型のａ−Ｓｉ膜３をエッチン
グし，塩酸系エッチャントを用いてＩＴＯ 膜２をパタ
ーニングしてソースドレイン電極を形成する。
ＣＭ １％ ＰＨ３／Ｈ２， ５０ ＳＣＣＭ ガス
圧力： ０．３ Ｔｏｒｒ ＲＦ 電力： ５０ Ｗ 基板温度： ２５０ ℃ ついで，通常のリソグラフィによりエッチングマスクと
なるレジスト膜を形成し，反応性イオンエッチング（Ｒ
ＩＥ） を用いて ｎ＋ 型のａ−Ｓｉ膜３をエッチン
グし，塩酸系エッチャントを用いてＩＴＯ 膜２をパタ
ーニングしてソースドレイン電極を形成する。
【００２９】ａ−Ｓｉのエッチング条件は， 反応ガス
として ＣＦ４＋Ｏ２ （１０％） を用い， これを
０．０５ Ｔｏｒｒ に減圧した雰囲気中で， ＲＦ電
力を ３００ Ｗ印加する。ついで，レジスト膜を除去
する。
として ＣＦ４＋Ｏ２ （１０％） を用い， これを
０．０５ Ｔｏｒｒ に減圧した雰囲気中で， ＲＦ電
力を ３００ Ｗ印加する。ついで，レジスト膜を除去
する。
【００３０】図１において，Ｐ−ＣＶＤ 法により，動
作半導体層として厚さ ５００Åの結晶方位面（１１１
） に配向したポリシリコン膜４を成長する。ポリシリ
コンの成長条件はつぎのようである。
作半導体層として厚さ ５００Åの結晶方位面（１１１
） に配向したポリシリコン膜４を成長する。ポリシリ
コンの成長条件はつぎのようである。
【００３１】
反応ガス： ２０％ＳｉＨ４／Ｈ２， ２００ ＳＣ
ＣＭガス圧力： ０．７ Ｔｏｒｒ ＲＦ 電力： ３００ Ｗ 基板温度： ４５０ ℃引き続いてＰ−ＣＶＤ 法に
より， ゲート絶縁膜として厚さ３０００ÅのＳｉＯ２
膜５を成長する。
ＣＭガス圧力： ０．７ Ｔｏｒｒ ＲＦ 電力： ３００ Ｗ 基板温度： ４５０ ℃引き続いてＰ−ＣＶＤ 法に
より， ゲート絶縁膜として厚さ３０００ÅのＳｉＯ２
膜５を成長する。
【００３２】ＳｉＯ２の成長条件はつぎのようである。
反応ガス： ２０％ＳｉＨ４／Ｈ２， ２００ ＳＣ
ＣＭＮ２Ｏ， ２００ ＳＣＣＭ ガス圧力： １．０ Ｔｏｒｒ ＲＦ 電力： ５０ Ｗ 基板温度： ２５０ ℃ その後， Ａｌ膜からなるゲート電極用被膜を順次積層
し，パターニングしてゲート電極６を形成する。
ＣＭＮ２Ｏ， ２００ ＳＣＣＭ ガス圧力： １．０ Ｔｏｒｒ ＲＦ 電力： ５０ Ｗ 基板温度： ２５０ ℃ その後， Ａｌ膜からなるゲート電極用被膜を順次積層
し，パターニングしてゲート電極６を形成する。
【００３３】以上により， 実施例のスタガ型ＴＦＴ
の要部の形成を終わる。
の要部の形成を終わる。
【００３４】
【発明の効果】低温成長できかつ結晶性のよい動作半導
体層を有するＴＦＴ とその製法が得られた。
体層を有するＴＦＴ とその製法が得られた。
【００３５】この結果，ＴＦＴ の動作特性が改善され
，液晶表示パネル等の表示駆動に用いられるＴＦＴ マ
トリクスの大型化， 微細化に寄与することができる。
，液晶表示パネル等の表示駆動に用いられるＴＦＴ マ
トリクスの大型化， 微細化に寄与することができる。
【図１】 本発明の一実施例によるＴＥＴ の断面図
【図２】 本発明の一実施例による製造工程を説明す
る断面図
る断面図
【図３】 実施例に使用したＡＬＥ 装置の斜視図
【
図４】 従来例によるのスタガ型ＴＦＴ の断面図
図４】 従来例によるのスタガ型ＴＦＴ の断面図
１ 透明絶縁性基板でガラス基板
２ ソースドレイン電極でＩＴＯ 膜３ コンタク
ト層で ｎ＋−Ｓｉ 膜４ 動作半導体層で結晶方位
面（１１１） に配向したポリシリコン膜 ５ ゲート絶縁膜でＳｉ３Ｎ４ 膜あるいはＳｉＯ２
膜６ ゲート電極でＡｌ膜 ７ 本発明による結晶方位面（０１−１２） に配向
した多結晶アルミナ膜
ト層で ｎ＋−Ｓｉ 膜４ 動作半導体層で結晶方位
面（１１１） に配向したポリシリコン膜 ５ ゲート絶縁膜でＳｉ３Ｎ４ 膜あるいはＳｉＯ２
膜６ ゲート電極でＡｌ膜 ７ 本発明による結晶方位面（０１−１２） に配向
した多結晶アルミナ膜
Claims (3)
- 【請求項１】 透明絶縁性基板（１） と，該基板（
１） 上に順に成長された多結晶アルミナ膜（７） お
よびポリシリコン膜（４）と，該ポリシリコン膜（４）
のチャネル形成領域を隔てて該ポリシリコン膜（４）に
電気的に接続する２つのソースドレイン電極（２） と
，該ポリシリコン膜（４）のチャネル形成領域上に順に
積層されたゲート絶縁膜（５）およびゲート電極（６）
とを有することを特徴とする薄膜トランジスタ。 - 【請求項２】 前記多結晶アルミナ膜（７） が結晶
方位面（０１−１２） に配向し，前記ポリシリコン膜
（４）が結晶方位面（１１１） に配向していることを
特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項３】 請求項１または２記載の多結晶アルミ
ナ膜（７） を，複数種の原料ガスの分子流雰囲気中に
前記基板（１） を交互にさらす原子層エピタキシで形
成することを特徴とする薄膜トランジスタの製造方法。 注：ここで，結晶方位面の１の上にバーがついたものを
−１で表す。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP422491A JPH04236465A (ja) | 1991-01-18 | 1991-01-18 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP422491A JPH04236465A (ja) | 1991-01-18 | 1991-01-18 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04236465A true JPH04236465A (ja) | 1992-08-25 |
Family
ID=11578620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP422491A Withdrawn JPH04236465A (ja) | 1991-01-18 | 1991-01-18 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04236465A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6576062B2 (en) | 2000-01-06 | 2003-06-10 | Tokyo Electron Limited | Film forming apparatus and film forming method |
| JP2004502299A (ja) * | 2000-06-27 | 2004-01-22 | アプライド マテリアルズ インコーポレイテッド | 単一ウエハチャンバにおける多結晶シリコンの結晶構造制御 |
-
1991
- 1991-01-18 JP JP422491A patent/JPH04236465A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6576062B2 (en) | 2000-01-06 | 2003-06-10 | Tokyo Electron Limited | Film forming apparatus and film forming method |
| JP2004502299A (ja) * | 2000-06-27 | 2004-01-22 | アプライド マテリアルズ インコーポレイテッド | 単一ウエハチャンバにおける多結晶シリコンの結晶構造制御 |
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