JPH05160154A - 電界効果形トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロ波集積回路やモノシックマイクロ波
集積回路において使用される高周波かつ大振幅動作用と
して優れた電界効果形トランジスタを得る。 【構成】 活性層上に、側壁を絶縁膜４で覆ったゲート
電極３を配置する一方、ソース・ドレイン低抵抗領域６
を、ゲート電極に対してソース側は自己整合的に、ドレ
イン側はオフセットさせて形成するとともに、ゲート電
極の周囲にもノンドープ半導体層７を成長させてゲート
電極をノンドープ半導体層に埋め込むようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電界効果形トランジス
タ、特にマイクロ波集積回路（ＭＩＣ：Microwave Inte
grated Circuits）やモノシックマイクロ波集積回路
（ＭＭＩＣ：Microwave Monolithic Integrated Circui
ts）で使用される高周波かつ大振幅動作用の電界効果形
トランジスタおよびその製造方法に関する。

【０００２】

【従来の技術】マイクロ波帯での高周波動作を目的とし
たＧａＡｓＭＭＩＣやＭＩＣは、電界効果形トランジス
タ等の能動素子と抵抗、容量、インダクタンス等の受動
素子とを組み合わせて形成される。ここで用いられる電
界効果形トランジスタの動作周波数は数ＧＨｚ以上と非
常に高いため、トランジスタ自体の高速性が要求され、
高速性を表すｆ_t（電流遮断周波数）を向上させる工夫
がなされている。具体的には、トランスコンダクタンス
ｇ_mを向上させゲート容量を低減するため短ゲートにす
る（通常０．５μｍ以下）、またソース抵抗を減らすた
めゲート電極と自己整合的にイオン注入し、それを活性
化することでオーミック低抵抗領域を設けるなどであ
る。

【０００３】しかし、ゲート電極と自己整合的に低抵抗
領域を設けるとドレイン耐圧が低下し（約５Ｖ）、大振
幅動作を行う大電力用電界効果形トランジスタには使用
することはできない。そこで、ゲート電極とイオン注入
で形成したドレイン側のｎ⁺領域との距離を離す（オフ
セットさせる）方法、つまりソース電極とドレイン電極
とをゲート電極に関して非対称に配置する方法が採られ
る。この方法によれば、ドレイン耐圧はゲート電極とド
レイン側のｎ⁺領域との距離にほぼ比例して向上する。

【０００４】

【発明が解決しようとする課題】しかし、上述したよう
なドレイン側のｎ⁺領域をゲート電極からオフセットさ
せたものでは、ゲート下の空乏層がドレイン側の表面空
乏層と一致して伸び、ゲート長を短くしても実効的なゲ
ート長が長くなる長ゲート効果のために、ゲート長を短
くしても電流遮断周波数ｆ_tはその割に向上しない。

【０００５】通常の大電力用電界効果形トランジスタに
おいては、長ゲート効果を防止しつつドレイン耐圧を向
上させる手段として、エッチングを利用してゲート電極
をリセス構造（１段リセス構造や２段リセス構造等）に
する方法が採られている。この方法は、ゲート電極を埋
め込むことにより表面空乏層の影響を避けて長ゲート効
果を防ぎ、かつゲート電極とドレイン側のｎ⁺領域との
距離を大きくしてドレイン耐圧を向上させられる利点を
有する。しかしながら、リセス構造にするとエッチング
のばらつきにより素子の均一性（しきい値電圧Ｖ_thの均
一性）が損なわれ、ＩＣ化したときに歩留まりが低下し
てしまう。

【０００６】本発明の課題は、このような問題点を解消
することにある。

【０００７】

【課題を解決するための手段】本発明の電界効果形トラ
ンジスタは、活性層上に側壁を絶縁膜で覆ったゲート電
極を配置し、ソースおよびドレイン用オーミック低抵抗
領域を、ソース側のみゲート電極に対して自己整合的
に、ドレイン側はゲート電極からオフセットさせて形成
するとともに、ゲート電極の周囲にもノンドープ半導体
層を形成してゲート電極をノンドープ半導体層に埋め込
んだ形にしたものである。

【０００８】また本発明の電界効果形トランジスタの製
造方法は、活性層上にゲート電極を形成した後エッチン
グによりゲート電極長を短くし、かつこのゲート電極の
側壁を覆う絶縁膜を形成した後、不純物イオンの選択的
注入により上記ゲート電極を挟んでソースおよびドレイ
ン用オーミック低抵抗領域を、ソース側はゲート電極に
対して自己整合的に、かつドレイン側はゲート電極から
離して形成し、また上記ゲート電極と絶縁膜との周囲に
ノンドープ半導体層を再成長させた後、このノンドープ
半導体層の一部を除去して露出したオーミック低抵抗領
域上にソースおよびドレイン用オーミック電極を形成す
るものである。

【０００９】

【作用】ゲート電極に対して自己整合的にソース用オー
ミック低抵抗領域を形成することによりソース抵抗が低
減される一方、ドレイン用オーミック低抵抗領域はゲー
ト電極からオフセットさせることでドレイン耐圧が向上
するとともにドレインコンダクタンスが改善され利得が
向上する。しかもゲート電極をノンドープ半導体層に埋
め込んだ形にしたことにより長ゲート効果が防止され、
トランスコンダクタンスｇ_mおよび電流遮断周波数ｆ_tが
向上する。

【００１０】ゲート電極をノンドープ半導体層に埋め込
んだ構造は、素子の均一性を損なうリセスエッチングに
よることなく、ゲート電極の周囲にノンドープ半導体層
を形成することにより、制御性良く得られる。また、等
方性エッチングとの組み合わせにより、光学露光のみで
もサブミクロンのゲートが容易に形成できる。

【００１１】

【実施例】図１および図２により本発明の一実施例を説
明する。

【００１２】図１および図２は、本実施例の電界効果形
トランジスタの製造方法を示す工程断面図である。同図
において、まず半絶縁性のＧａＡｓ基板１の上にＧａＡ
ｓ活性層２を形成する（図１（ａ））。この場合、Ｇａ
Ａｓ層を形成した後にＳｉイオンを注入してもよいし、
始めからＳｉイオンをドープしながらエピタキシャル成
長によりＧａＡｓ層を形成してもよい。大電力用の電界
効果形トランジスタにする場合は、単位ゲート幅当たり
の電流密度を大きくするために活性層を厚く形成する。
例えば、エピタキシャル成長によりＧａＡｓ層２を形成
する場合、４×１０¹⁸ｃｍ^-3のドーピング濃度で４００
オングストローム程度の厚さとすれば、しきい値電圧Ｖ
_thは−３Ｖとなる。

【００１３】次に、この活性層上に、フォトリソグラフ
ィー技術およびスパッタ法を用いて選択的にゲート電極
３を形成する（図１（ｂ））。このときのゲート電極金
属にはＷＳｉ等の耐熱金属を用いる。

【００１４】次いでＳＦ₆ などのガスを用いたＲＩＥ
（Reactive Ion Etching）法等による等方性エッチング
を利用してゲート長を短く加工する。その後、プラズマ
ＣＶＤ法またはＥＣＲ−ＣＶＤ法等によりＳｉＮ等の絶
縁膜（ここではＳｉＮ膜）を、ウエハ全面に約５０００
オングストロームの厚さに堆積させ、次に、ＣＦ₄ など
のガスを用いてこのＳｉＮ膜をエッチバックし、ゲート
電極３の側壁を覆うＳｉＮ膜４を形成する（図１
（ｃ））。

【００１５】次にフォトリソグラフィー技術を用い、選
択的にイオン注入を行うためのマスクとなるレジストパ
ターン５を形成し、これをマスクとしてＳｉイオンを注
入する（図１（ｄ））。レジストパターン５は、ゲート
電極３からドレイン側ＳｉＮ膜４にかけてを覆い、ソー
ス側ＳｉＮ膜４は露出させるように形成するが、ゲート
電極３と両ＳｉＮ膜４とを合わせた長さは約１μｍある
ため、図示のようなゲート電極３上における位置合わせ
は十分に可能である。このようなレジストパターン５を
用いてイオン注入を行うことにより、ゲート電極３の両
側に、ドレイン側をソース側に比較してオフセットさせ
た低抵抗領域６が形成される。

【００１６】次いで、アニールによりＳｉイオンを活性
化させる。この活性化のためのアニールはラピッドサー
マルアニール（Rapid Thermal Anneal）法等を用いて短
時間（例えば９００℃２秒）に行い、活性層に与える影
響を少なくする。その後、ＯＭＶＰＥ法などにより、ゲ
ート電極３とその両側のＳｉＮ膜４を除いた部分に再度
ノンドープのＧａＡｓ層７を成長させる（図２
（ｅ））。このＧａＡｓ層７の厚みは、表面空乏層の厚
みと同程度にすればよく、５００オングストローム程度
あれば十分である。なお、この時のＧａＡｓ基板の温度
は６００℃程度になるが、ゲート電極３を耐熱金属で形
成しているため不都合はない。

【００１７】次に、オーミック電極を形成するために、
まずフォトリソグラフィー技術を用いてレジストパター
ン８を形成し、これをマスクとし、アンモニア系または
硫酸系のエッチャントを用いてノンドープＧａＡｓ層７
のエッチングを行う（図２（ｆ））。

【００１８】さらに同じレジストパターン８をマスクと
して蒸着法によりオーミック電極金属層（ここではＡｕ
Ｇｅ／Ｎｉの２層構造）を堆積させ、リフトオフする。
その後４００℃１分程度の熱処理を行い、合金化するこ
とによりオーミック電極９とする（図２（ｇ））。

【００１９】

【発明の効果】以上のように本発明によれば、活性層上
に側壁を絶縁膜で覆ったゲート電極を配置する一方、ソ
ースおよびドレイン用オーミック低抵抗領域を、ソース
側のみゲート電極に対して自己整合的に、ドレイン側は
ゲート電極からオフセットさせて形成するとともに、ゲ
ート電極の周囲にもノンドープ半導体層を成長させてゲ
ート電極をノンドープ半導体層に埋め込むようにしたこ
とにより、ＭＩＣやＭＭＩＣにおいて使用される高周波
かつ大振幅動作用として優れた電界効果形トランジスタ
が容易に得られる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す工程断面図（前半）

【図２】本発明の一実施例を示す工程断面図（後半）

【符号の説明】

１…ＧａＡｓ基板、２…ＧａＡｓ活性層、３…ゲート電
極、４…ＳｉＮ膜、６…低抵抗領域、７…ノンドープＧ
ａＡｓ層、９…オーミック電極

Claims (2)

【特許請求の範囲】
1. 【請求項１】 活性層上に側壁を絶縁膜で覆ったゲート
   電極を配置し、かつこの側壁を絶縁膜で覆ったゲート電
   極の周囲にノンドープ半導体層を形成するとともに、ゲ
   ート電極を挟んでソースおよびドレイン用オーミック低
   抵抗領域を、ソース側はゲート電極に対して自己整合的
   に、かつドレイン側はゲート電極から離して形成し、こ
   れらのソースおよびドレイン用オーミック低抵抗領域に
   接触させてソースおよびドレイン電極を配置したことを
   特徴とする電界効果形トランジスタ。
2. 【請求項２】 半導体基板上に活性層を形成する工程
   と、この活性層上に選択的にゲート電極を形成する工程
   と、等方性エッチングによりゲート電極長を短くする工
   程と、このゲート電極の側壁を覆う絶縁膜を形成する工
   程と、不純物イオンの選択的注入により上記ゲート電極
   を挟んでソースおよびドレイン用オーミック低抵抗領域
   を、ソース側はゲート電極に対して自己整合的に、かつ
   ドレイン側はゲート電極から離して形成する工程と、上
   記ゲート電極と絶縁膜との周囲にノンドープ半導体層を
   形成する工程と、このノンドープ半導体層の一部を除去
   して露出したオーミック低抵抗領域上にソースおよびド
   レイン用オーミック電極を形成する工程とを含むことを
   特徴とする電界効果形トランジスタの製造方法。