JPH0357228A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JPH0357228A JPH0357228A JP19300889A JP19300889A JPH0357228A JP H0357228 A JPH0357228 A JP H0357228A JP 19300889 A JP19300889 A JP 19300889A JP 19300889 A JP19300889 A JP 19300889A JP H0357228 A JPH0357228 A JP H0357228A
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- gate electrode
- type algaas
- gaas
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Links
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体装置に関し、特に■一ｖ族化合物
半導体を用いる電界効果型の高電子移動度トランジスタ
を有する半導体装置に関する。
半導体を用いる電界効果型の高電子移動度トランジスタ
を有する半導体装置に関する。
従来の半導体装置はｎ型ＡｆｆｌＧａＡｓ電子供給層及
びその上層に設けたｎ型ＧａＡｓ層が深さ方向に関して
は面内一様に濃度勾配をつけたり混晶比組或を変化させ
ることはあっても基板面内、特に該電界効果トランジス
タのシヨ，トキーゲート電極直下の局所領域の表面層の
み低濃度化して、かつ外部領域は低濃度化せずにゲート
電極を形成する該高電子移動度トランジスタは報告され
ていない。
びその上層に設けたｎ型ＧａＡｓ層が深さ方向に関して
は面内一様に濃度勾配をつけたり混晶比組或を変化させ
ることはあっても基板面内、特に該電界効果トランジス
タのシヨ，トキーゲート電極直下の局所領域の表面層の
み低濃度化して、かつ外部領域は低濃度化せずにゲート
電極を形成する該高電子移動度トランジスタは報告され
ていない。
上述した従来の電界効果型高移動度トランジスタ（以下
ＨＪＦ’ＥＴと記す）はショットキーゲート電極直下の
ｎ型ＡｕＧａＡｓ電子供給層乃至ｎ型ＧａＡｓキャップ
層は基板面内同一深さ方向に対して一様な濃度となって
いる。ここで、アイイーイー・トランザクションズ・オ
ン・エレクトロン●デバイシイズ（ＩＥＥＥ Ｔｒａｎ
ｓａｃｔｉｏｎｓ ｏｎＥｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ）第ＥＤ−３０巻、１９８３年、第２０７頁又は、
ソリッド・ステート・エレクトロン（Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｅｌｅｃｔｒｏｎ）第２８巻、１９８５年、第
９９７頁に掲載されているように、ＨＪＦＥＴの相互コ
ンダクタンスｇｍあるいは伝達抵抗Ｒｍは次のように表
わされる。
ＨＪＦ’ＥＴと記す）はショットキーゲート電極直下の
ｎ型ＡｕＧａＡｓ電子供給層乃至ｎ型ＧａＡｓキャップ
層は基板面内同一深さ方向に対して一様な濃度となって
いる。ここで、アイイーイー・トランザクションズ・オ
ン・エレクトロン●デバイシイズ（ＩＥＥＥ Ｔｒａｎ
ｓａｃｔｉｏｎｓ ｏｎＥｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ）第ＥＤ−３０巻、１９８３年、第２０７頁又は、
ソリッド・ステート・エレクトロン（Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｅｌｅｃｔｒｏｎ）第２８巻、１９８５年、第
９９７頁に掲載されているように、ＨＪＦＥＴの相互コ
ンダクタンスｇｍあるいは伝達抵抗Ｒｍは次のように表
わされる。
但し Ｒｓ：ソース抵抗、ε：誘電率、ｄ：ゲート・チ
ャネル間隔、Ｌｇ：ゲート長、Ｉｄ．．．：ドレイン飽
和電流、μ：移動度、また、遮断周波数ｆＴは一般に次
のように表わされる。
ャネル間隔、Ｌｇ：ゲート長、Ｉｄ．．．：ドレイン飽
和電流、μ：移動度、また、遮断周波数ｆＴは一般に次
のように表わされる。
但し ｇｍｏはソース抵抗を無視した真性伝達フンダク
タンス、 Ｃｇｓはゲート入力容量 上式より解かるように該ＨＪＦＥＴの遮断周波数ｆＴ等
の高周波特性を向上させるためには相互コンダクタンス
ｇｍは大きくかつゲート入力容量Ｃｇｓは小さくする必
要があるが、両者はゲート・チャネル間隔に対してトレ
ードオフの関係にあるため所定ゲート長に対しては他の
パラメータを改善する必要が考えられる。
タンス、 Ｃｇｓはゲート入力容量 上式より解かるように該ＨＪＦＥＴの遮断周波数ｆＴ等
の高周波特性を向上させるためには相互コンダクタンス
ｇｍは大きくかつゲート入力容量Ｃｇｓは小さくする必
要があるが、両者はゲート・チャネル間隔に対してトレ
ードオフの関係にあるため所定ゲート長に対しては他の
パラメータを改善する必要が考えられる。
そこで、上述した基板面内一様濃度のＨＪＦＥＴでは所
望閾値電圧にゲート電極を形成すると、該ゲート近傍の
ｎ型Ｇ ａ Ａ ｓ乃至ｎ型ＡｌＧａＡｓ濃度と厚さも
同一であるためゲート入力容量Ｃｇｓと相互コンダクタ
ンスｇｍ及びソース抵抗Ｒｓをも閾値電圧に伴なって変
化し、特にエンハンスメント型のＨＪＦＥＴ等を作成す
る場合にはショットキゲート近傍のンース抵抗Ｒｓの増
大は避けられないという欠点を有する。さらに従来構造
においては同一ゲート長における容量の制御因子と相互
コンタグタンスｇｍの制御因子がゲートチャネル間距離
でほぼ決まってしまうため、それらの制御性にも問題が
残っている。さらに該ＨＪＦＥＴのゲート耐圧や順方向
ダイオード特性も高濃度ｎ型ＡβＧ ａ Ａ ｓや高濃
度のｎ型ＧａＡｓ上にゲート電極を形戒することにより
低下し素子特性上好ましくない。
望閾値電圧にゲート電極を形成すると、該ゲート近傍の
ｎ型Ｇ ａ Ａ ｓ乃至ｎ型ＡｌＧａＡｓ濃度と厚さも
同一であるためゲート入力容量Ｃｇｓと相互コンダクタ
ンスｇｍ及びソース抵抗Ｒｓをも閾値電圧に伴なって変
化し、特にエンハンスメント型のＨＪＦＥＴ等を作成す
る場合にはショットキゲート近傍のンース抵抗Ｒｓの増
大は避けられないという欠点を有する。さらに従来構造
においては同一ゲート長における容量の制御因子と相互
コンタグタンスｇｍの制御因子がゲートチャネル間距離
でほぼ決まってしまうため、それらの制御性にも問題が
残っている。さらに該ＨＪＦＥＴのゲート耐圧や順方向
ダイオード特性も高濃度ｎ型ＡβＧ ａ Ａ ｓや高濃
度のｎ型ＧａＡｓ上にゲート電極を形戒することにより
低下し素子特性上好ましくない。
本発明では従来技術の問題点を解決するため該ＨＪＦＥ
Ｔのゲート電極直下のｎ型ＡＪ７ＧａＡｓ層やｎ型Ｇａ
Ａｓ層の極く表面層のみを同一深さ方向に対して局所的
に低濃度化し、それ以外の領域は低濃度化させないトラ
ンジスタ構造を有している。
Ｔのゲート電極直下のｎ型ＡＪ７ＧａＡｓ層やｎ型Ｇａ
Ａｓ層の極く表面層のみを同一深さ方向に対して局所的
に低濃度化し、それ以外の領域は低濃度化させないトラ
ンジスタ構造を有している。
本発明のＨＪＦＥＴを具体化する手段としては該ショッ
トキゲート電極形戊前にフレオン系反応性イオンエッチ
ング（以下、ＲＩＥと記す）によるプラズマ処理ないし
水素プラズマ処理をゲート電極形戒領域のみ施してｎ型
ＡＩ２ＧａＡｓ乃至ｎ型ＧａＡｓ表面層のｎ型キャリア
を消滅させる方法が挙げられる。本方法はｎ型■−ｖ族
化合物半導体に所定バイアス下でフレオン系ＲＩＥを施
すことによりｎ型キャリアが所定深さにわたって消滅ス
ること及びシリコンドープしたｎ型■一ｖ族化合物半導
体に水素プラズマ処理を施すことによりｎ型キャリアが
所望深さにわたって消滅するという一般的事実に基づい
ている。
トキゲート電極形戊前にフレオン系反応性イオンエッチ
ング（以下、ＲＩＥと記す）によるプラズマ処理ないし
水素プラズマ処理をゲート電極形戒領域のみ施してｎ型
ＡＩ２ＧａＡｓ乃至ｎ型ＧａＡｓ表面層のｎ型キャリア
を消滅させる方法が挙げられる。本方法はｎ型■−ｖ族
化合物半導体に所定バイアス下でフレオン系ＲＩＥを施
すことによりｎ型キャリアが所定深さにわたって消滅ス
ること及びシリコンドープしたｎ型■一ｖ族化合物半導
体に水素プラズマ処理を施すことによりｎ型キャリアが
所望深さにわたって消滅するという一般的事実に基づい
ている。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板ｌの上にノンドープＧａＡｓ層２とｎ型Ａｉ７ＧａＡ
ｓ層３とオーミックコンタクトをとるｎ型ＧａＡｓキャ
ップ層４を順次積層したエビタキシャル層をＭＢＥ法に
より形戒する。ＨＪＦＥＴでは該ヘテロ接合界面に沿っ
てノンドープＧａＡｓ層２に発生する高電子移動度の電
子蓄積層を導電チャネルとする半導体装置であり、ゲー
ト直下のＮ型ＡｌＧａＡｓ層３は空乏化状態にある。
板ｌの上にノンドープＧａＡｓ層２とｎ型Ａｉ７ＧａＡ
ｓ層３とオーミックコンタクトをとるｎ型ＧａＡｓキャ
ップ層４を順次積層したエビタキシャル層をＭＢＥ法に
より形戒する。ＨＪＦＥＴでは該ヘテロ接合界面に沿っ
てノンドープＧａＡｓ層２に発生する高電子移動度の電
子蓄積層を導電チャネルとする半導体装置であり、ゲー
ト直下のＮ型ＡｌＧａＡｓ層３は空乏化状態にある。
該基板を通常ＧａＡｓ電界効果トランジスタで行なわれ
ているメサエッチングにより動作層領域を分離後、ソー
ス・ドレイン領域にＡ ｕ Ｇ ｅ ／ Ｎ ｉ／Ａｕ
等のオーミック電極５をレジストリフトオフ法により形
威し、熱処理してコンタクトを形成する。然る後基板全
面に酸化シリコン膜６を堆積し、ホトレジスト膜７によ
るゲート形成用パターンを形成する。
ているメサエッチングにより動作層領域を分離後、ソー
ス・ドレイン領域にＡ ｕ Ｇ ｅ ／ Ｎ ｉ／Ａｕ
等のオーミック電極５をレジストリフトオフ法により形
威し、熱処理してコンタクトを形成する。然る後基板全
面に酸化シリコン膜６を堆積し、ホトレジスト膜７によ
るゲート形成用パターンを形成する。
次に第１図（ｂ）に示すように、ホトレジスト膜７をマ
スクとして酸化シリコン膜６をＨＦ等のウェットエッチ
ングしてゲート形成領域を開孔し、及びｎ型ＧａＡｓキ
ャップ層４をＨ ２ Ｓ Ｏ ＜とＨ２０２混合液等の
結晶エッチャントにより所望の閾値電圧となるようｎ型
Ａｊ２ＧａＡｓ３の表面までエッチングを行なう。
スクとして酸化シリコン膜６をＨＦ等のウェットエッチ
ングしてゲート形成領域を開孔し、及びｎ型ＧａＡｓキ
ャップ層４をＨ ２ Ｓ Ｏ ＜とＨ２０２混合液等の
結晶エッチャントにより所望の閾値電圧となるようｎ型
Ａｊ２ＧａＡｓ３の表面までエッチングを行なう。
次に、前述問題点を解決するための手段に記載０
した手法によりｉ Ｈ Ｆ ３ガス等のフレオ系ＲＩＥ
によりホトレジスト膜７をマスクとしてゲート形局 或される領域のみ居所的にＲＩＥパワー，ＲＩＥ処理時
間ガス分圧をコントロールして処理し、所定深さの低濃
度化層８を形戊する。この処理は酸化シリコン膜６を加
工する工程で行なった後ｎ型ＧａＡｓキャップ層４の上
述結晶エッチャントにてウェットエッチングを施しても
構わない。
によりホトレジスト膜７をマスクとしてゲート形局 或される領域のみ居所的にＲＩＥパワー，ＲＩＥ処理時
間ガス分圧をコントロールして処理し、所定深さの低濃
度化層８を形戊する。この処理は酸化シリコン膜６を加
工する工程で行なった後ｎ型ＧａＡｓキャップ層４の上
述結晶エッチャントにてウェットエッチングを施しても
構わない。
次に、第１図（ｃ）に示すように従来方法にてホトレジ
スト膜を用いるリフトオフ技術でＡ１又はＴｉ／Ａｕ、
又はＮｉ／ＡＡからなるゲート電極９を所望閾値電圧と
なることをモニターしておいてから形成する。
スト膜を用いるリフトオフ技術でＡ１又はＴｉ／Ａｕ、
又はＮｉ／ＡＡからなるゲート電極９を所望閾値電圧と
なることをモニターしておいてから形成する。
なお、ここで所望閾値電圧の制御方法は本素子とは別領
域に設けたソース・ドレインオーミック電極を開窓して
おいたモニター用の素子にてソース・ドレイン間の電流
をモニターする方法又は同上ゲート開窓領域を広げたＨ
ｇショットキ等の液状ショットキにて閾値電圧をモニタ
ーする方法で評価しつつ該プラズマＲＩＥを施す。
域に設けたソース・ドレインオーミック電極を開窓して
おいたモニター用の素子にてソース・ドレイン間の電流
をモニターする方法又は同上ゲート開窓領域を広げたＨ
ｇショットキ等の液状ショットキにて閾値電圧をモニタ
ーする方法で評価しつつ該プラズマＲＩＥを施す。
次に、第１図（ｄ）に示すように酸化シリコン膜６を除
去し、ＧａＡｓ ＭＥＳＦＥＴ製造方法にてバッシベ
ーション膜としての酸化シリコン膜や窒化シリコン膜か
らなる絶縁膜１０を堆積してオーミック電極５上を開孔
した後、Ｔｉ／Ｐｔ／Ａｕをイオンミリング法等により
加工してソース電極１１ａ及びドレイン電極」１ｂを形
成する。
去し、ＧａＡｓ ＭＥＳＦＥＴ製造方法にてバッシベ
ーション膜としての酸化シリコン膜や窒化シリコン膜か
らなる絶縁膜１０を堆積してオーミック電極５上を開孔
した後、Ｔｉ／Ｐｔ／Ａｕをイオンミリング法等により
加工してソース電極１１ａ及びドレイン電極」１ｂを形
成する。
尚、本実施例ではゲート電極形成後３００℃〜５００℃
の熱処理を施すことも可能である。
の熱処理を施すことも可能である。
第２図（ａ）〜（ｄ）は本発明の第２の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
第２図（ａ）に示すように、第１図（ａ）に示す第１の
実施例と同様の工程により、オーミック電極までを形成
した後、全面に酸化シリコン膜ｌ２を堆積してゲート電
極形成用開孔部を設け、該開孔部を含む表面に窒化シリ
コン膜１３を堆積する。
実施例と同様の工程により、オーミック電極までを形成
した後、全面に酸化シリコン膜ｌ２を堆積してゲート電
極形成用開孔部を設け、該開孔部を含む表面に窒化シリ
コン膜１３を堆積する。
次に、第２図（ｂ）に示すように異方性のフレオン糸Ｒ
ＩＥにてエッチバックし、酸化シリコン膜１２の開孔部
の側壁にのみ窒化シリコン膜１３を残して側壁部１４を
設けると共に該プラズマ処理を利用して低濃度化層８を
形成する。この実施例では、該プラズマ処理後第１の実
施例で示した電流モニターや閾値電圧モニター測定して
から最適閾値電圧に制御するために該プラズマ処理後３
００℃〜５００℃の窒素雰囲気乃至水素雰囲気による熱
処理を施して調整することも可能である。
ＩＥにてエッチバックし、酸化シリコン膜１２の開孔部
の側壁にのみ窒化シリコン膜１３を残して側壁部１４を
設けると共に該プラズマ処理を利用して低濃度化層８を
形成する。この実施例では、該プラズマ処理後第１の実
施例で示した電流モニターや閾値電圧モニター測定して
から最適閾値電圧に制御するために該プラズマ処理後３
００℃〜５００℃の窒素雰囲気乃至水素雰囲気による熱
処理を施して調整することも可能である。
次に、第２図（ｃ）に示すように、開孔部を含む表面に
ゲート電極形成用のＷｘＳｉｘ／Ｔｉ／Ａｕ層やＴ ｉ
／ Ｐ ｔ ／ Ａ ｕ層を堆積し、イオンミリング
やＲＩＥ法にて加工してゲート電極９を形戒する。
ゲート電極形成用のＷｘＳｉｘ／Ｔｉ／Ａｕ層やＴ ｉ
／ Ｐ ｔ ／ Ａ ｕ層を堆積し、イオンミリング
やＲＩＥ法にて加工してゲート電極９を形戒する。
次に、第２図（ｄ）に示すように側壁部ｌ４及び窒化シ
リコン膜１３を塗布した後、絶縁膜１０及ヒ びソース電極１１＆玲ドレイン電極１ｌｂを形威してＨ
ＪＦＥＴを構戒する。
リコン膜１３を塗布した後、絶縁膜１０及ヒ びソース電極１１＆玲ドレイン電極１ｌｂを形威してＨ
ＪＦＥＴを構戒する。
以上説明したように本発明は、ＨＪＦＥＴのショットキ
ーゲート電極直下の表面層かつ局所領域のみをフレオン
系ＲＩＥ又は水素プラズマ処理等によりプラズマ湯露す
るととも３００℃〜５００℃熱処理を施して結晶回復さ
せ、低濃度化することにより、ゲート電極直下以外の外
部領域は低濃度化させない央壽Ｈ Ｊ Ｆ Ｅ Ｔ構造
を作ることができる。
ーゲート電極直下の表面層かつ局所領域のみをフレオン
系ＲＩＥ又は水素プラズマ処理等によりプラズマ湯露す
るととも３００℃〜５００℃熱処理を施して結晶回復さ
せ、低濃度化することにより、ゲート電極直下以外の外
部領域は低濃度化させない央壽Ｈ Ｊ Ｆ Ｅ Ｔ構造
を作ることができる。
本素子構造はゲート入力容量の低減化と外部寄生抵抗の
低減化を同時に達或できる効果がある。
低減化を同時に達或できる効果がある。
第１図（ａ）〜（ｄ）及び第２図（ａ）〜（ｄ）は本発
明の第Ｉ及び第２の実施例の製造方法を説明するための
工程順に示した半導体チップの断面図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・
・・・ノンドーブＧａＡｓ層、３−・−ｎ型ＡｎＧａＡ
ｓ層、４・・・・・・ｎ型ＧａＡｓ層、５・・・・・・
オーミック電極、６・・・・・・酸化シリコン膜、７・
・・・・・ホトレジスト膜、８・・・・・・低濃度化層
、９・・・・・・ゲート電極、１０・・・・・・絶縁膜
、ｌｌａ・・・・・・ソース電極、ｌｌｂ・・・・・・
ドレイン電極、１２・・・・・・酸化シリコン膜、１３
・・・・・・窒化シリコン膜、ｌ４・・・・・・側壁部
。
明の第Ｉ及び第２の実施例の製造方法を説明するための
工程順に示した半導体チップの断面図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・
・・・ノンドーブＧａＡｓ層、３−・−ｎ型ＡｎＧａＡ
ｓ層、４・・・・・・ｎ型ＧａＡｓ層、５・・・・・・
オーミック電極、６・・・・・・酸化シリコン膜、７・
・・・・・ホトレジスト膜、８・・・・・・低濃度化層
、９・・・・・・ゲート電極、１０・・・・・・絶縁膜
、ｌｌａ・・・・・・ソース電極、ｌｌｂ・・・・・・
ドレイン電極、１２・・・・・・酸化シリコン膜、１３
・・・・・・窒化シリコン膜、ｌ４・・・・・・側壁部
。
Claims (1)
- 半絶縁性ＧａＡｓ基板上に設けたノンドープのＧａＡｓ
層と、該ＧａＡｓ層上にヘテロ接合を形成して設けたＮ
型のＡｌＧａＡｓ層とを有し、該ヘテロ接合界面に沿っ
て前記ＧａＡｓ層に発生する高電子移動度の電子蓄積層
を導電チャネルとする半導体装置において、ショットキ
ーゲート電極の形成されるｎ型ＡｌＧａＡｓ電子供給層
のゲート電極直下の表面層に設けた低濃度ｎ型ＡｌＧａ
Ａｓ層を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19300889A JPH0357228A (ja) | 1989-07-25 | 1989-07-25 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19300889A JPH0357228A (ja) | 1989-07-25 | 1989-07-25 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357228A true JPH0357228A (ja) | 1991-03-12 |
Family
ID=16300664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19300889A Pending JPH0357228A (ja) | 1989-07-25 | 1989-07-25 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357228A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642175A1 (en) * | 1993-09-07 | 1995-03-08 | Murata Manufacturing Co., Ltd. | Semiconductor element with Schottky electrode and process for producing the same |
| JP2013528952A (ja) * | 2010-06-17 | 2013-07-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 自己整合ｃｎｔｆｅｔデバイスおよびその形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330434A (ja) * | 1989-06-28 | 1991-02-08 | Toshiba Corp | 電界効果トランジスタ |
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1989
- 1989-07-25 JP JP19300889A patent/JPH0357228A/ja active Pending
Patent Citations (1)
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