JPH0516175B2 - - Google Patents
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- JPH0516175B2 JPH0516175B2 JP58030319A JP3031983A JPH0516175B2 JP H0516175 B2 JPH0516175 B2 JP H0516175B2 JP 58030319 A JP58030319 A JP 58030319A JP 3031983 A JP3031983 A JP 3031983A JP H0516175 B2 JPH0516175 B2 JP H0516175B2
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- semiconductor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に高
速動作可能なバイポーラトランジスタと、これを
用いた集積回路の製造技術に関する。
速動作可能なバイポーラトランジスタと、これを
用いた集積回路の製造技術に関する。
第１図は通常用いられるバイポーラトランジス
タの構造を説明する断面図であり、図において、
１は一導電型を有する半導体基板、２１，２２は
基板１と逆の導電型を有する高濃度不純物領域、
３１，３２は２１，２２と同型の不純物を有する
領域、４は基板１と同型の不純物領域、５は絶縁
膜、８はコンタクトホールをそれぞれ示す。不純
物領域３２，４，３１がバイポーラ・トランジス
タのエミツタ・ベース・コレクタをそれぞれ構成
し、第１図破線で囲まれた領域がトランジスタ動
作に寄与している。かかるトランジスタの高速動
作を制限する要因にはベース抵抗が高いこと、即
ち第１図破線で囲まれたベース領域に給電するた
めの不純物領域４の抵抗が高いことにあり、更に
はベース・コレクタ間、コレクタ・基板間の接合
容量が大きいことにある。ベース抵抗を低減する
ためには不純物領域４に複数個のコンタクトホー
ル８を介して給電することが通常行われており、
また接合容量を低減するためには不純物濃度の最
適化、素子寸法の微細化等の努力が行われてい
る。しかし、これら手段では、第１図破線で囲ま
れたトランジスタ動作に寄与する領域以外の不純
物領域を無くすることは出来ないため、より高速
で動作させるには限界がある。
タの構造を説明する断面図であり、図において、
１は一導電型を有する半導体基板、２１，２２は
基板１と逆の導電型を有する高濃度不純物領域、
３１，３２は２１，２２と同型の不純物を有する
領域、４は基板１と同型の不純物領域、５は絶縁
膜、８はコンタクトホールをそれぞれ示す。不純
物領域３２，４，３１がバイポーラ・トランジス
タのエミツタ・ベース・コレクタをそれぞれ構成
し、第１図破線で囲まれた領域がトランジスタ動
作に寄与している。かかるトランジスタの高速動
作を制限する要因にはベース抵抗が高いこと、即
ち第１図破線で囲まれたベース領域に給電するた
めの不純物領域４の抵抗が高いことにあり、更に
はベース・コレクタ間、コレクタ・基板間の接合
容量が大きいことにある。ベース抵抗を低減する
ためには不純物領域４に複数個のコンタクトホー
ル８を介して給電することが通常行われており、
また接合容量を低減するためには不純物濃度の最
適化、素子寸法の微細化等の努力が行われてい
る。しかし、これら手段では、第１図破線で囲ま
れたトランジスタ動作に寄与する領域以外の不純
物領域を無くすることは出来ないため、より高速
で動作させるには限界がある。
本発明の目的は、かかる従来の欠点を除去した
半導体装置の製造方法を提供することにある。
半導体装置の製造方法を提供することにある。
本発明によれば、半導体基板上に第１の絶縁層
を設け、次に、前記第１の絶縁層を選択的に除去
し、次に、第１の導電性を有する多結晶もしくは
非晶質の半導体層を設け、次に、前記半導体層に
レーザー光もしくは電子ビームもしくはこれに類
するエネルギー線を照射し、前記半導体層を単結
晶に近いもしくは単結晶の単結晶化層となし、次
に、前記単結晶化層の前記半導体基板と接する部
分を含む領域を選択的に第２の絶縁層となし、も
しくは、選択的に除去し、次に、前記単結晶化層
の表面を含む前記半導体基板の表面に第３の絶縁
層を設け、次に、少くとも前記単結晶化層を一部
覆う領域の前記第３の絶縁層の表面に第２の導電
性を有する単結晶シリコンもしくは金属シリサイ
ドからなる電極層を選択的に設け、次に、少くと
も前記電極層の表面を含む前記半導体基板の表面
に第４の絶縁層を設け、次に、前記単結晶化層と
前記電極層とが少くとも重なる領域の一部に、前
記第４の絶縁層と前記電極層と前記第３の絶縁層
とを順次選択除去した孔を設け、次に、前記孔の
内部にコレクタ領域となる第１の導電性を有する
単結晶半導体層と、ベース領域となる第２の導電
性を有する単結晶半導体層と、エミツタ領域とな
る第１の導電性を有する単結晶半導体層とを結晶
成長させることにより、バイポーラ・トランジス
タを形成する工程を含むことを特徴とする半導体
装置の製造方法が得られる。
を設け、次に、前記第１の絶縁層を選択的に除去
し、次に、第１の導電性を有する多結晶もしくは
非晶質の半導体層を設け、次に、前記半導体層に
レーザー光もしくは電子ビームもしくはこれに類
するエネルギー線を照射し、前記半導体層を単結
晶に近いもしくは単結晶の単結晶化層となし、次
に、前記単結晶化層の前記半導体基板と接する部
分を含む領域を選択的に第２の絶縁層となし、も
しくは、選択的に除去し、次に、前記単結晶化層
の表面を含む前記半導体基板の表面に第３の絶縁
層を設け、次に、少くとも前記単結晶化層を一部
覆う領域の前記第３の絶縁層の表面に第２の導電
性を有する単結晶シリコンもしくは金属シリサイ
ドからなる電極層を選択的に設け、次に、少くと
も前記電極層の表面を含む前記半導体基板の表面
に第４の絶縁層を設け、次に、前記単結晶化層と
前記電極層とが少くとも重なる領域の一部に、前
記第４の絶縁層と前記電極層と前記第３の絶縁層
とを順次選択除去した孔を設け、次に、前記孔の
内部にコレクタ領域となる第１の導電性を有する
単結晶半導体層と、ベース領域となる第２の導電
性を有する単結晶半導体層と、エミツタ領域とな
る第１の導電性を有する単結晶半導体層とを結晶
成長させることにより、バイポーラ・トランジス
タを形成する工程を含むことを特徴とする半導体
装置の製造方法が得られる。
以下図面を用いて詳細に説明する。
第２図は、本発明の一実施例を説明する概略工
程図を示しており、第１図と同記号は同一機能を
有する物質を示す。図に於いて、５１，５２，５
３，５４は絶縁層、６は多結晶もしくは非晶質シ
リコン層、６５は単結晶に近いもしくは単結晶の
単結晶化層、７は多結晶シリコン層、８１は窓、
８２はコンタクトホール、３０はエタチキシヤ
ル・シリコン層をそれぞれ示す。
程図を示しており、第１図と同記号は同一機能を
有する物質を示す。図に於いて、５１，５２，５
３，５４は絶縁層、６は多結晶もしくは非晶質シ
リコン層、６５は単結晶に近いもしくは単結晶の
単結晶化層、７は多結晶シリコン層、８１は窓、
８２はコンタクトホール、３０はエタチキシヤ
ル・シリコン層をそれぞれ示す。
単結晶基板１にシリコンを用い、npnトランジ
スタを形成する場合を例にとり、本発明を順を追
つて説明する。
スタを形成する場合を例にとり、本発明を順を追
つて説明する。
まず、基板１の表明に絶縁層５１が設けられ、
続いて当該層５１の一部が通常のフオトエツチン
グ法により選択除去され、基板１表面が露出され
た後多結晶もしくは非晶質シリコン層６が形成さ
れる（第２図ａ）。絶縁層５１は前記基板１と多
結晶もしくは非晶質シリコン層６との間の容量を
低減するため厚いことが好ましく、例えば0.3ミ
クロン以上であることが望ましい。多結晶もしく
は非晶質シリコン層６の厚さは0.1〜0.5ミクロン
であることが好ましく、また当該層６は電極とし
ても用いることからｎ型不純物を高濃度に含ませ
る必要があり、かかる不純物のドーピングは層形
成の際に雰囲気中にｎ型不純物を含ませることも
一法であり、そらに層形成の際含ませないで後の
工程で個別に含ませても、その選択は自由であ
る。
続いて当該層５１の一部が通常のフオトエツチン
グ法により選択除去され、基板１表面が露出され
た後多結晶もしくは非晶質シリコン層６が形成さ
れる（第２図ａ）。絶縁層５１は前記基板１と多
結晶もしくは非晶質シリコン層６との間の容量を
低減するため厚いことが好ましく、例えば0.3ミ
クロン以上であることが望ましい。多結晶もしく
は非晶質シリコン層６の厚さは0.1〜0.5ミクロン
であることが好ましく、また当該層６は電極とし
ても用いることからｎ型不純物を高濃度に含ませ
る必要があり、かかる不純物のドーピングは層形
成の際に雰囲気中にｎ型不純物を含ませることも
一法であり、そらに層形成の際含ませないで後の
工程で個別に含ませても、その選択は自由であ
る。
次に、レーザー光もしくは電子ビームもしくは
これに類する点状又は線状の熱光線を、前記多結
晶もしくは非晶質シリコン層６表面に照射し、か
つ移動せしめ、当該層６が基板１と接する部分か
ら再結晶化を生ぜじめることにより、該層６が単
結晶に近いもしくは単結晶の単結晶化層６５とな
る（第２図ｂ）。
これに類する点状又は線状の熱光線を、前記多結
晶もしくは非晶質シリコン層６表面に照射し、か
つ移動せしめ、当該層６が基板１と接する部分か
ら再結晶化を生ぜじめることにより、該層６が単
結晶に近いもしくは単結晶の単結晶化層６５とな
る（第２図ｂ）。
次に、前記単結晶化層６５の、少なくとも基板
１に接する部分を含む領域が選択的に酸化され、
絶縁層５２になる（第２図ｃ）。
１に接する部分を含む領域が選択的に酸化され、
絶縁層５２になる（第２図ｃ）。
当該選択的酸化は、例えば前記シリコン層６５
の所望の領域表面に窒化シリコン等の耐酸化性膜
を形成した後に、900〜1100℃水蒸気雰囲気中で
酸化すれば良い。当該選択的酸化では、前記単結
晶化層６５を島状に分離するのが目的であり、従
つて絶縁層５２下部の絶縁層５１表面には前記単
結晶化層６５の一部が残つていてはならない。ま
た、かかる構造を形成した時点で、ｎ型不純物を
前記単結晶化層６５に高濃度に含ませてもかまわ
ない。
の所望の領域表面に窒化シリコン等の耐酸化性膜
を形成した後に、900〜1100℃水蒸気雰囲気中で
酸化すれば良い。当該選択的酸化では、前記単結
晶化層６５を島状に分離するのが目的であり、従
つて絶縁層５２下部の絶縁層５１表面には前記単
結晶化層６５の一部が残つていてはならない。ま
た、かかる構造を形成した時点で、ｎ型不純物を
前記単結晶化層６５に高濃度に含ませてもかまわ
ない。
前記単結晶化層６５を島状に分離するために
は、前記した選択的酸化を行う手段の他に、該単
結晶化層６５の不要の領域を選択的に除去する手
段を採つても実現でき、かかる選択的除去手段を
代りに用いても本発明を損うものではない。かか
る手段を採る場合には、前記した単結晶化層６５
が基板１と接する部分の基板１表面が露出する
が、後の工程で絶縁層が形成されるため不都合は
ない。
は、前記した選択的酸化を行う手段の他に、該単
結晶化層６５の不要の領域を選択的に除去する手
段を採つても実現でき、かかる選択的除去手段を
代りに用いても本発明を損うものではない。かか
る手段を採る場合には、前記した単結晶化層６５
が基板１と接する部分の基板１表面が露出する
が、後の工程で絶縁層が形成されるため不都合は
ない。
当該単結晶化層６５が基板１と接する部分は、
該単結晶化層６５の単結晶化が行われた後には不
要のものであるため、かかる部分は半導体装置の
スクライブ・ラインに用いれば高集積化に当つて
の支障は生じない。
該単結晶化層６５の単結晶化が行われた後には不
要のものであるため、かかる部分は半導体装置の
スクライブ・ラインに用いれば高集積化に当つて
の支障は生じない。
次に、単結晶化層６５の表面が酸化され、絶縁
層５３が形成される（第２図ｄ）。
層５３が形成される（第２図ｄ）。
当該絶縁層５３の厚さは0.2〜0.5ミクロンであ
れば充分である。該絶縁層５３は、前記単結晶化
層６５表面および前記絶縁層５２表面に、気相成
長法等の手段によりSiO2もしくはSi3N4等の物質
からなる層を形成しても本発明の目的を達する。
れば充分である。該絶縁層５３は、前記単結晶化
層６５表面および前記絶縁層５２表面に、気相成
長法等の手段によりSiO2もしくはSi3N4等の物質
からなる層を形成しても本発明の目的を達する。
続いて、単結晶化層６５の一部を覆う領域およ
び絶縁層５２，５３表面の一部に多結晶シリコン
層７が通常フオトエツチング技術により選択的に
形成される（第２図ｅ）。当該多結晶シリコン層
７は、電極として用いることから、ｐ型不純物を
高濃度に含む必要があり、不純物のドーピングは
多結晶シリコン層形成時の雰囲気中に含ませて
も、またはドーピングしないで多結晶シリコン層
を形成した後に改めてドーピングしても、さらに
は第２図ｅの如く、多結晶シリコン層のパターン
が形成された後にドーピングしても、選択は自由
である。また当該多結晶シリコン層の所望の領域
の不純物濃度を制御し、抵抗として使うことも自
由である。
び絶縁層５２，５３表面の一部に多結晶シリコン
層７が通常フオトエツチング技術により選択的に
形成される（第２図ｅ）。当該多結晶シリコン層
７は、電極として用いることから、ｐ型不純物を
高濃度に含む必要があり、不純物のドーピングは
多結晶シリコン層形成時の雰囲気中に含ませて
も、またはドーピングしないで多結晶シリコン層
を形成した後に改めてドーピングしても、さらに
は第２図ｅの如く、多結晶シリコン層のパターン
が形成された後にドーピングしても、選択は自由
である。また当該多結晶シリコン層の所望の領域
の不純物濃度を制御し、抵抗として使うことも自
由である。
さらに当該多結晶シリコン層を形成する際、第
２図ａ，ｂで説明した手段を再び用いて単結晶も
しくはこれに近い層にすることは可能であり、当
該多結晶シリコン層７を単結晶化せしめて良いこ
とは言いまでもない。
２図ａ，ｂで説明した手段を再び用いて単結晶も
しくはこれに近い層にすることは可能であり、当
該多結晶シリコン層７を単結晶化せしめて良いこ
とは言いまでもない。
次に、多結晶シリコン層７の表面に絶縁層５４
が形成された後、多結晶シリコン層７と単結晶化
層６５とが少なくとも重なつている領域の前記絶
縁層５４および多結晶シリコン層７および絶縁層
５３の一部が通常フオトエツチング技術により順
次選択除去され、前記単結晶化層の表面が露出さ
れ、窓８１が形成される（第２図ｆ）。絶縁層５
４は、例えば多結晶シリコン層７の表面を酸化す
ることにより容易に形成できるが気相成長法によ
り絶縁層を堆積しても本発明の目的を達する。当
該絶縁層５４の好ましい厚さは0.3〜0.5ミクロン
である。
が形成された後、多結晶シリコン層７と単結晶化
層６５とが少なくとも重なつている領域の前記絶
縁層５４および多結晶シリコン層７および絶縁層
５３の一部が通常フオトエツチング技術により順
次選択除去され、前記単結晶化層の表面が露出さ
れ、窓８１が形成される（第２図ｆ）。絶縁層５
４は、例えば多結晶シリコン層７の表面を酸化す
ることにより容易に形成できるが気相成長法によ
り絶縁層を堆積しても本発明の目的を達する。当
該絶縁層５４の好ましい厚さは0.3〜0.5ミクロン
である。
次に、単結晶化層６５を種子結晶とし、ｎ型不
純物を有する単結晶シリコン層３０が窓８１内部
にエピタキシヤル成長される（第２図ｇ）。当該
エピタキシヤル成長は、例えばSiH2Cl2−H2系の
雰囲気中、950〜1100℃の条件で行えば、窓８１
内部にはシリコンがエピタキシヤル成長するが、
絶縁層５２，５３および５４表面には全く成長が
起こらず所謂選択的エピタキシヤル成長が出来
る。当該エピタキシヤル成長した単結晶シリコン
層３０は、少なくとも多結晶シリコン層７の表面
に達する程度の厚さは必要であり、絶縁層５４の
表面に達する程度の厚さであるのがより好まし
い。次に、エピタキシヤル成長した単結晶シリコ
ン層３０中に、npnトランジスタを形成するべ
く、ｐ型不純物、ｎ型不純物が順次ドーピングさ
れ、ベースとなるｐ型不純物領域４、エミツタと
なるｎ型不純物領域３２が形成される。この時、
エピタキシヤル成長した単結晶層３０の底部のｎ
型不純物領域３１はコレクタとなる（第２図ｈ）。
純物を有する単結晶シリコン層３０が窓８１内部
にエピタキシヤル成長される（第２図ｇ）。当該
エピタキシヤル成長は、例えばSiH2Cl2−H2系の
雰囲気中、950〜1100℃の条件で行えば、窓８１
内部にはシリコンがエピタキシヤル成長するが、
絶縁層５２，５３および５４表面には全く成長が
起こらず所謂選択的エピタキシヤル成長が出来
る。当該エピタキシヤル成長した単結晶シリコン
層３０は、少なくとも多結晶シリコン層７の表面
に達する程度の厚さは必要であり、絶縁層５４の
表面に達する程度の厚さであるのがより好まし
い。次に、エピタキシヤル成長した単結晶シリコ
ン層３０中に、npnトランジスタを形成するべ
く、ｐ型不純物、ｎ型不純物が順次ドーピングさ
れ、ベースとなるｐ型不純物領域４、エミツタと
なるｎ型不純物領域３２が形成される。この時、
エピタキシヤル成長した単結晶層３０の底部のｎ
型不純物領域３１はコレクタとなる（第２図ｈ）。
当該ドーピングは、フオトマスクを新たに用い
る必要はなく、単に不純物の深さのみをコントロ
ールすればnpnトランジスタが実現できる利点を
有する。当該コレクタ、ベース、エミツタ領域を
形成する手段としては、熱拡散による手法、不純
物イオンを高電圧で加速しイオン注入する手法が
あり、さらに、単結晶シリコン層３０をエピタキ
シヤル成長する際にｎ型、ｐ型、ｎ型の不純物を
順次雰囲気中に含ませることによつても実現で
き、いずれの手段を採るのも自由である。
る必要はなく、単に不純物の深さのみをコントロ
ールすればnpnトランジスタが実現できる利点を
有する。当該コレクタ、ベース、エミツタ領域を
形成する手段としては、熱拡散による手法、不純
物イオンを高電圧で加速しイオン注入する手法が
あり、さらに、単結晶シリコン層３０をエピタキ
シヤル成長する際にｎ型、ｐ型、ｎ型の不純物を
順次雰囲気中に含ませることによつても実現で
き、いずれの手段を採るのも自由である。
ｐ型不純物領域４は、多結晶シリコン層７に少
なくとも接し、かつ単結晶もしくは単結晶に近い
シリコン層６５に少なくとも接しないように設け
られる必要がある。この時不純物領域３１および
ｎ型不純物領域３２が多結晶シリコン層７に接し
てもpn接合が生ずるのみであり、トランジスタ
特性を損うこはないが、エミツタベース間、コレ
クタ・ベース間の接合容量が増加すること、ｐ型
不純物領域４と多結晶シリコン層７との接触抵抗
が増加することから、周波数特性を劣化させるた
めあまり好ましくない。かかる不純物領域の深さ
のコントロールは、熱処理の温度、時間を選択す
ることにより容易に行える。
なくとも接し、かつ単結晶もしくは単結晶に近い
シリコン層６５に少なくとも接しないように設け
られる必要がある。この時不純物領域３１および
ｎ型不純物領域３２が多結晶シリコン層７に接し
てもpn接合が生ずるのみであり、トランジスタ
特性を損うこはないが、エミツタベース間、コレ
クタ・ベース間の接合容量が増加すること、ｐ型
不純物領域４と多結晶シリコン層７との接触抵抗
が増加することから、周波数特性を劣化させるた
めあまり好ましくない。かかる不純物領域の深さ
のコントロールは、熱処理の温度、時間を選択す
ることにより容易に行える。
次に、通常のフオトエツチング技術を用いて単
結晶もしくは単結晶に近い層６５表面の絶縁層５
３および絶縁層５４の一部が選択的に除去され、
コンタクト穴８２が形成される（第２図ｉ）。
結晶もしくは単結晶に近い層６５表面の絶縁層５
３および絶縁層５４の一部が選択的に除去され、
コンタクト穴８２が形成される（第２図ｉ）。
当該構造で、この後Al等の電極がエミツタと
なる不純物領域３２表面およびコンタクトホール
８２を覆う領域に形成され、バイポーラ・トラン
ジスタが形成される。
なる不純物領域３２表面およびコンタクトホール
８２を覆う領域に形成され、バイポーラ・トラン
ジスタが形成される。
かかるバイポーラ・トランジスタの平面構造は
例えば第３図に示す如く、図に於いてＸ−Ｙを結
ぶ線に沿つた部分が第２図ｉに示す断面構造を有
している。かかるトランジスタは、ベース・コレ
クタ間、コレクタ・基板間の接合容量がトランジ
スタ動作を行う領域のみで生ずるため本質的に小
さく、またベース抵抗、コレクタ抵抗も小さいた
め高速動作ができることは明らかである。
例えば第３図に示す如く、図に於いてＸ−Ｙを結
ぶ線に沿つた部分が第２図ｉに示す断面構造を有
している。かかるトランジスタは、ベース・コレ
クタ間、コレクタ・基板間の接合容量がトランジ
スタ動作を行う領域のみで生ずるため本質的に小
さく、またベース抵抗、コレクタ抵抗も小さいた
め高速動作ができることは明らかである。
なお、上記説明ではベースとなる不純物領域４
に多結晶シリコン層７を接触せしめ給電する手段
を採つたが、当該多結晶シリコン層の代りにタン
グステン、チタン、白金、モリブデン等の耐熱性
金属もしくはこれらのシリサイド物質を用いるこ
とは自由であり、ベース抵抗をさらに低減できる
利点がある。
に多結晶シリコン層７を接触せしめ給電する手段
を採つたが、当該多結晶シリコン層の代りにタン
グステン、チタン、白金、モリブデン等の耐熱性
金属もしくはこれらのシリサイド物質を用いるこ
とは自由であり、ベース抵抗をさらに低減できる
利点がある。
また、上記説明では基板１から順にコレクタ、
ベース、エミツタを積層したバイポーラ・トラン
ジスタを例にしたが、本発明はエミツタ、ベース
コレクタの順に積層した場合に適用できることは
明らかである。
ベース、エミツタを積層したバイポーラ・トラン
ジスタを例にしたが、本発明はエミツタ、ベース
コレクタの順に積層した場合に適用できることは
明らかである。
なお、上記した説明では、バイポーラ・トラン
ジスタの構成材料としてシリコンを用いたが、当
該エミツタ領域をシリコンよりも広いバンド・ギ
ヤツプを有し、かつｎ型の導電型を有するGaP等
の化合物半導体を用いても良い。かかる半導体層
は例えばトリメチルガリウム、PH3、H2S系の雰
囲気中で700〜800℃の条件で形成出来る。
ジスタの構成材料としてシリコンを用いたが、当
該エミツタ領域をシリコンよりも広いバンド・ギ
ヤツプを有し、かつｎ型の導電型を有するGaP等
の化合物半導体を用いても良い。かかる半導体層
は例えばトリメチルガリウム、PH3、H2S系の雰
囲気中で700〜800℃の条件で形成出来る。
特に、GaPは格子定数が5.45オングストローム
でシリコンの5.43オングストロームと良く合つて
おり、約1000Åの厚さであれば良質の層が形成で
きる。かかる構造のトランジスタは、エミツタか
らベースに注入される電荷の注入効率が増加する
ためより高速動作が実現できる。
でシリコンの5.43オングストロームと良く合つて
おり、約1000Åの厚さであれば良質の層が形成で
きる。かかる構造のトランジスタは、エミツタか
らベースに注入される電荷の注入効率が増加する
ためより高速動作が実現できる。
第１図は、通常用いられるバイポーラ・トラン
ジスタの構造を説明するための断面概略図、第２
図は本発明の一実施例を説明するための図で各工
程図における半導体装置の断面を示す。第３図は
本発明の一実施例になるトランジスタ構造を説明
する平面図を示す。 図に於いて、１は第１の極性を有する半導体基
板、２１，２２は第２の極性を有する高濃度不純
物領域、３１，３２は第２の極性を有する不純物
領域、４は第１の極性を有する不純物領域、５，
５１，５２，５３，５４は絶縁層、６は多結晶シ
リコン層、６５は単結晶シリコン層、７は電極
層、３０は単結晶シリコン層をそれぞれ示す。
ジスタの構造を説明するための断面概略図、第２
図は本発明の一実施例を説明するための図で各工
程図における半導体装置の断面を示す。第３図は
本発明の一実施例になるトランジスタ構造を説明
する平面図を示す。 図に於いて、１は第１の極性を有する半導体基
板、２１，２２は第２の極性を有する高濃度不純
物領域、３１，３２は第２の極性を有する不純物
領域、４は第１の極性を有する不純物領域、５，
５１，５２，５３，５４は絶縁層、６は多結晶シ
リコン層、６５は単結晶シリコン層、７は電極
層、３０は単結晶シリコン層をそれぞれ示す。
Claims (1)
- １ 半導体基板上に第１の絶縁層を設け、次に、
前記第１の絶縁層を選択的に除去し、次に、第１
の導電性を有する多結晶もしくは非晶質の半導体
層を設け、次に、前記半導体層にレーザー光もし
くは電子ビームもしくはこれに類するエネルギー
線を照射し、前記半導体層を単結晶に近いもしく
は単結晶の単結晶化層となし、次に、前記単結晶
化層の前記半導体基板と接する部分を含む領域を
選択的に第２の絶縁層となし、もしくは、選択的
に除去し、次に、前記単結晶化層の表面を含む前
記半導体基板の表面に第３の絶縁層を設け、次
に、少くとも前記単結晶化層を一部覆う領域の前
記第３の絶縁層の表面に第２の導電性を有する単
結晶シリコンもしくは金属シリサイドからなる電
極層を選択的に設け、次に、少くとも前記電極層
の表面を含む前記半導体基板の表面に第４の絶縁
層を設け、次に、前記単結晶化層と前記電極層と
が少くとも重なる領域の一部に、前記第４の絶縁
層と前記電極層と前記第３の絶縁層とを順次選択
除去した孔を設け、次に、前記孔の内部にコレク
タ領域となる第１の導電性を有する単結晶半導体
層と、ベース領域となる第２の導電性を有する単
結晶半導体層と、エミツタ領域となる第１の導電
性を有する単結晶半導体層とを結晶成長させるこ
とにより、バイポーラ・トランジスタを形成する
工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030319A JPS58155765A (ja) | 1983-02-25 | 1983-02-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030319A JPS58155765A (ja) | 1983-02-25 | 1983-02-25 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192542A Division JPS5893373A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58155765A JPS58155765A (ja) | 1983-09-16 |
| JPH0516175B2 true JPH0516175B2 (ja) | 1993-03-03 |
Family
ID=12300473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030319A Granted JPS58155765A (ja) | 1983-02-25 | 1983-02-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58155765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10703033B2 (en) * | 2015-06-11 | 2020-07-07 | Fanuc Corporation | Injection molding system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189154A (ja) * | 1988-01-25 | 1989-07-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1983
- 1983-02-25 JP JP58030319A patent/JPS58155765A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10703033B2 (en) * | 2015-06-11 | 2020-07-07 | Fanuc Corporation | Injection molding system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58155765A (ja) | 1983-09-16 |
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