JPH0516183B2 - - Google Patents
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- JPH0516183B2 JPH0516183B2 JP57060537A JP6053782A JPH0516183B2 JP H0516183 B2 JPH0516183 B2 JP H0516183B2 JP 57060537 A JP57060537 A JP 57060537A JP 6053782 A JP6053782 A JP 6053782A JP H0516183 B2 JPH0516183 B2 JP H0516183B2
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は冗長機能を持たせた半導体装置に係
り、特に冗長機能を用いる場合の配線の切換えが
効率良く行なえるようにした改良に関する。 〔発明の技術的背景とその問題点〕 第１図は冗長機能を備えた従来の半導体装置の
回路構成図である。図において１〜３はそれぞれ
本来の機能回路ブロツクであり、また４は本来の
機能回路ブロツク１〜３のうちのいずれかが故障
等の原因によつて使用できない場合これに代つて
使用される冗長用の機能回路ブロツクである。上
記本来の機能回路ブロツク１〜３は遮断専用のフ
ユーズ素子５〜７を介して図示しない他の機能回
路ブロツクと結合され、上記冗長用の機能回路ブ
ロツク４は接続専用のフユーズ素子８を介して他
の機能回路ブロツクと結合されている。 上記遮断専用の各フユーズ素子５〜７はその詳
細な構成を第２図の断面図で示すように、シリコ
ン半導体基板１１の表面上に熱酸化法によつて一
様にシリコン酸化膜１２を形成し、さらにこの上
にCVD法によつてポリシリコン（多結晶シリコ
ン）層１３を形成してこれにリンまたはヒ素など
のＮ型不純物もしくはボロンなどのＰ型不純物を
導入して低抵抗化し、さらに所望する場所以外の
ポリシリコン層１３をエツチング技術によつて除
去して形成される。さらに上記接続専用のフユー
ズ素子８は、たとえば「1981 IEEE
International Solid−State Circuits
Conference P.14〜15“HI−CMOS 4K
Static RAM”O.Minato el.Hitachi」に開示さ
れているが、その詳細な構成は第３図に示すよう
に、シリコン半導体基板２１の表面上に熱酸化法
によつて一様にシリコン酸化膜２２を形成し、さ
らにこの上にCVD法によつてポリシリコン層を
形成し、所望する場所以外の部分にリンまたはヒ
素などのＮ形不純物もしくはボロンなどのＰ型不
純物を導入して低抵抗化されたポリシリコン層２
３，２４を形成すると共に、この両ポリシリコン
層２３，２４相互間に、不純物が導入されず高抵
抗状態のまま保たれたポリシリコン層２５を形成
して構成される。 したがつて、装置の製造後である初期状態で
は、第２図に示す遮断専用のフユーズ素子５〜７
は電気的に接続状態となり、これらフユーズ素子
５〜７を介して本来の機能回路ブロツク１〜３は
他の機能回路ブロツクと接続される。また、初期
状態では、第３図に示す接続専用のフユーズ素子
８は電気的に遮断状態となり、冗長用の機能回路
ブロツク４は他の機能回路ブロツクとは接続され
ない。 次にこのような状態において、本来の機能回路
ブロツク１〜３のうちいずれか１つが故障等の原
因で使用できず、その代りに冗長用の機能回路ブ
ロツク４を使用する場合には、まず使用できない
本来の機能回路ブロツクに接続されている遮断専
用のフユーズ素子の表面にレーザ光線などのエネ
ルギ線を照射することによつてこれを加熱し、ポ
リシリコン層１３を溶断する。また、接続専用の
フユーズ素子８の表面にもエネルギ線を照射し、
上記遮断専用のフユーズ素子に加えたエネルギよ
りも弱いエネルギを与えることによつてポリシリ
コン層２３〜２５を溶断することなしにポリシリ
コン層２３，２４内の不純物をポリシリコン層２
５内に拡散し、ポリシリコン層２５を高抵抗状態
から低抵抗状態に変える。このような操作によつ
て、本来の機能回路ブロツク１〜３のうち故障し
ているものは他の機能回路ブロツクから分離さ
れ、代わつて冗長用の機能回路ブロツク４が新た
に接続され、これによつて配線の切り換えが完了
して不良のすなわち故障等が発生している機能回
路ブロツクは実効的に休止状態となり、これに代
つて冗長用の機能回路ブロツク４が動作するよう
になる。 このような構成でなる従来の半導体装置では、
冗長用の機能回路ブロツク４を使用する際に遮断
専用のフユーズ素子５〜７のうちのいずれか１つ
と接続専用のフユーズ素子８との２個所を加熱す
る必要がある。しかも加熱する際のエネルギが異
なるために、たとえば遮断専用のフユーズ素子５
〜７と接続専用のフユーズ素子８が近接して配置
されていたとしても、同時にエネルギ線を照射し
て加熱することはできない。したがつて、従来で
は配線の切換えが効率良く行なえないという欠点
がある。 次にこの従来装置の欠点を具体的な装置を用い
て説明する。第４図は２個のCMOSインバータ
３１，３２およびデータ伝達用の一対のMOSト
ランジスタ３３，３４からなり１ビツトのデータ
を記憶する１個のメモリセル３５をその周辺部と
共に示すものであり、３６，３７はチツプ選択用
のMOSトランジスタ、３８はチツプ選択線、３
９，４０は列選択用のMOSトランジスタ、４１
は列選択線、４２は行選択線であり、このような
構成において列選択線４１および行選択線４２が
共に選択されることによつてメモリセル３５がア
クセスされる。 第５図は第４図に示すような構成のメモリセル
が多数設けられているメモリの各列選択線あるい
は各行選択線を選択するためのデコーダに、前記
第１図に示すような回路方式の冗長機能を付加す
るようにしたものである。第５図において、５
１，５２，５３はそれぞれ第４図中の列選択線４
１あるいは行選択線４２に相当していて、これら
の選択線の先には本来のメモリセルが接続され
る。また５４も列選択線４１あるいは行選択線４
２に相当していて、この選択線の先には上記本来
のメモリセルが不良の場合にこれと交換される冗
長用のメモリセルが接続される。上記選択線５
１，５２，５３を駆動するためのデコード部分
は、それぞれ同一の回路構成となつていて、プリ
チヤージ制御線５５の信号が与えられるプリチヤ
ージ用のMOSトランジスタ５６、このMOSトラ
ンジスタ５６に直列接続され列アドレス信号およ
びその反転信号あるいは行アドレス信号およびそ
の反転信号が伝達されるアドレス信号線５７それ
ぞれの信号が選択的に与えられるデコード用の複
数のMOSトランジスタ５８、これらのMOSトラ
ンジスタ５８とさらに直列接続されデイスチヤー
ジ制御線５９の信号が与えられるデイスチヤージ
用のMOSトランジスタ６０、上記プリチヤージ
用のMOSトランジスタ５６とデコード用の１つ
のMOSトランジスタ５８との直列接続点Ａ点に
その一端が接続される前記第２図に示すような構
成の遮断専用のフユーズ素子６１、このフユーズ
素子６１の他端と前記選択線５１または５２もし
くは５３との間に接続されるインバータ６２およ
びこのインバータ６２の出力端に接続されるプル
アツプ用の抵抗６３から構成されている。また冗
長用のメモリセルに接続されている選択線５４を
駆動するためのデコード部分は、前記第３図に示
す構成の接続専用のフユーズ素子６４を介して前
記プリチヤージ制御線５５の信号が与えられるプ
リチヤージ用のMOSトランジスタ６５、この
MOSトランジスタ６５のゲートプルダウン用の
抵抗６６、上記MOSトランジスタ６５に直列接
続され前記アドレス信号線５７の信号が前記第３
図に示す構成の接続専用の各フユーズ素子６７を
介して選択的に与えられるデコード用の複数の
MOSトランジスタ６８、これらのMOSトランジ
スタ６８とさらに直列接続され前記デイスチヤー
ジ制御線５９の信号が与えられるデイスチヤージ
用のMOSトランジスタ６９、上記プリチヤージ
用のMOSトランジスタ６５とデコード用の１つ
のMOSトランジスタ６８との直列接続線Ｂ点と
前記接続線５４との間に接続されるインバータ７
０から構成されている。 このようなデコーダにおいて初期状態ではフユ
ーズ素子６１はすべて接続状態に、また他のフユ
ーズ素子６４，６７はすべて遮断状態に設定され
ている。この状態でプリチヤージ制御線５５が
“Ｌ”レベルの時、プリチヤージ用のMOSトラン
ジスタ５６がそれぞれオンして各Ａ点は“Ｈ”レ
ベルにプリチヤージされ、選択線５１，５２，５
３の信号は“Ｌ”レベルとなるため、第４図に示
す列選択線４１あるいは行選択線４２はアクセス
されない。ところがアドレス線５７によつて特定
のデコード部分のすべてのMOSトランジスタ５
８がオンし、またデイスチヤージ制御線５９が
“Ｈ”レベルでデイスチヤージ用のMOSトランジ
スタ６０がオンすると、このデコード部分のＡ点
は“Ｌ”レベルにデイスチヤージされ、これによ
り選択線５１，５２，５３のうちの１つが“Ｈ”
レベルとなつて第４図に示す列選択線４１あるい
は行選択線４２がアクセスされる。 このような状態において、選択線５１，５２，
５３が接続されているメモリセルのいずれかが故
障等の原因によつて不良となつたときには冗長用
のメモリセルを使用する必要がある。この場合に
は、まずフユーズ素子６７のいずれかを電気的に
接続状態にして特定のアドレス信号の組合せが
MOSトランジスタ６８に供給されるようにし、
さらに不良のメモリセルにインバータ６２を介し
て接続されるフユーズ素子６１を電気的に遮断状
態にすると共にフユーズ素子６４を電気的に接続
状態にする。この結果、フユーズ素子６１が電気
的に遮断状態にされたデコーダ部分の選択線５１
または５２もしくは５３は常に“Ｌ”レベルとな
つて、この選択線はアクセスされない。他方、
MOSトランジスタ６５はフユーズ素子６４を介
してプリチヤージ制御線５５に接続されているた
め、Ｂ点のプリチヤージ後、選択線５４はアドレ
ス信号線５７におけるアドレス信号の組み合わせ
に応じて“Ｈ”レベルあるいは“Ｌ”レベルに設
定され、“Ｈ”レベルの時に冗長用のメモリセル
が選択される。なお、この時、MOSトランジス
タ６５のゲートは抵抗６６によつて常にプリダウ
ンされているため、プリチヤージ制御線５５が
“Ｈ”レベルの時にこのMOSトランジスタ６５が
オフとなるようにそのしきい値電圧もしくは抵抗
６６およびフユーズ素子６４の抵抗を設定する必
要がある。すなわち、抵抗６６の抵抗値をR1、
フユーズ素子６４の抵抗値をR2、プリチヤージ
制御線５５における“Ｈ”レベル電圧をV1とす
ると、R1／R1＋R2V1の電圧によつてMOSトランジ スタ６５がオフとなるように、MOSトランジス
タ６５のしきい値電圧もしくは抵抗６６の抵抗値
およびフユーズ素子６４の抵抗値を定めればよ
い。 このようなデコーダでは前記したように、冗長
用のメモリセルを使用する場合に、少なくとも不
良メモリセルに接続される選択線５１，５２，５
３の信号系路上のフユーズ素子６１のいずれか１
つとフユーズ素子６４の２つのフユーズを別々に
加熱しなければならず、配線の切換えが効率良く
行なえないという欠点がある。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的は冗長機能を用いる場合
の配線の切換えを効率良く行なうことができる半
導体装置を提供することにある。 〔発明の概要〕 この発明の一実施例によれば、Ｎ型半導体基板
の表面領域に所定間隔を保つて一対のP+型領を
形成すると共にこの一対のP+領域間にN+型領域
を形成して第１の配線手段となし、この第１の配
線手段を複数個所に設け、これら第１の配線手段
の各一方のP+型領域を互いに延長形成して相互
に接続すると共に各他方のP+型領域を互いに延
長形成して相互に接続し、上記各第１の配線手段
の近傍に絶縁膜を介してポリシリコンからなる第
２の配線手段をそれぞれ形成し、エネルギ線の照
射による加熱にのよつて上記第１の配線手段のい
ずれか１つを遮断状態に設定した場合に上記第２
の配線手段が接続状態にされる半導体装置が提供
される。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明
する。 第６図はこの発明に係る半導体装置の構成図で
ある。第６図において８１，８２，８３は本来の
機能回路ブロツクであり、また８４はこれら本来
の機能回路ブロツク８１〜８３のうちのいずれか
が故障等の原因によつて使用できない場合、これ
に代つて使用される冗長用の機能回路ブロツクで
ある。また図において８５はＮ型半導体基板の表
面領域に連続して形成されるP+型領域であり、
同じく８６はこのP+型領域８５と分離して形成
される他のP+型領域である。上記一対のP+型領
域８５，８６はそれぞれ所定の３個所で接近する
ように形成され、これら各個所で一対のP+型領
域８５，８６はそれぞれ一定の間隔を保つように
設定される。そして上記一対のP+型領域８５，
８６の各接近個所における基板の表面領域には基
板の不純物濃度よりも高い不純物濃度を有する
N+型領域８７，８８，８９それぞれが形成され
る。そして上記各接近個所における一対のP+型
領域８５，８６とこの一対のP+型領域８５，８
６ではさまれた各N+型領域８７，８８，８９は
配線手段９０，９１，９２を構成している。そし
てこれら各配線手段９０，９１，９２は初期状態
では、一対のP+型領域８５，８６相互間に導電
型の異なるN+型領域８７または８８もしくは８
９が存在しているため、一対のP+型領域８５，
８６間は電気的に遮断状態になつている。 一方、上記一対のP+型領域８５，８６の接近
個所において、P+型領域８５と８６とを結ぶ線
と交差する方向に絶縁膜を介して延在するように
ポリシリコンからなる導電層９３，９４，９５そ
れぞれが形成される。これら導電層９３，９４，
９５には不純物が導入され低抵抗化されているた
め、初期状態では各導電層９３，９４，９５の両
端間は電気的に接続状態になつている。 そして前記１つの本来の機能回路ブロツク８１
はアルミニウムからなる配線９６を介して上記１
つの導電層９３の一端に接続され、この導電層９
３の他端はアルミニウムからなる他の配線９７を
介して図示しない他の機能回路ブロツクに結合さ
れる。前記他の本来の機能回路ブロツク８２はア
ルミニウムからなる配線９８を介して上記１つの
導電層９４の一端に接続され、この導電層９４の
他端はアルミニウムからなる配線９９を介して図
示しない他の機能回路ブロツクに結合される。同
様にして残りの本来の機能回路ブロツク８３はア
ルミニウムからなる配線１００を介して上記１つ
の導電層９５の一端に接続され、この導電層９５
の他端はアルミニウムからなる配線１０１を介し
て図示しない他の機能回路ブロツクに結合され
る。前記冗長用の機能回路ブロツク８４はアルミ
ニウムからなる配線１０２を介して前記一方の
P+型領域８５に接続され、また他方のP+型領域
８６はアルミニウムからなる配線１０３を介して
図示しない他の機能回路ブロツクに結合される。 第７図は前記１つの配線手段９０と導電層９３
とが交差している個所におけるＡ−A′線に沿つ
た断面図を示す。図において１０４はＮ型半導体
基板であり、この基板１０４の表面領域には所定
間隔を保つて前記一対のP+型領域８５，８６が
拡散法等によつて形成され、この一対のP+型領
域８５，８６相互間にはN+型領域８７が形成さ
れている。そしてまたこのN+型領域８７付近に
は、後述するが、P+型領域８５，８６からＰ型
不純物をN+型領域８９に拡散する場合に不純物
の拡散係数を大きくするために結晶格子欠陥を増
加させる目的で水素イオンが注入されている。ま
た基板１０４の表面には絶縁膜１０５を介して前
記導電層９３が形成されている。また第７図にお
いて１０６はフイールド絶縁膜であり、１０７は
保護用の絶縁膜である。 このような構成の半導体装置において、製造後
である初期状態では、配線手段９０，９１，９２
の一対のP+型領域８５，８６間は電気的に遮断
状態になつている。 ところで、この各配線手段９０，９１，９２は
第７図に示す１つの配線手段９０で例示するよう
にMOSトランジスタ構造を呈しており、絶縁膜
１０５の膜厚によつては、導電層９３，９４，９
５にある値以上の電圧が印加されると一対のP+
型領域８５，８６間の基板１０４の表面に反転層
が生じ、この一対のP+型領域８５，８６間が電
気的に接続状態になつてしまう場合がある。しか
しながら、P+型領域８５，８６間にはN+型領域
８７，８８，８９が形成されておりこの部分にお
けるしきい値電圧が高く設定されているため、導
電層９３，９４，９５に通常印加される電圧では
上記反転層が生じないようになつている。 一方、初期状態では、導電層９３，９４，９５
は切れ目がなく連続した状態となつている。 したがつて、この初期状態では、配線９６と導
電層９３および配線９７を直列に介して本来の機
能回路ブロツク８１が他の機能回路ブロツクと接
続され、また配線９８と導電層９４および配線９
９を直列に介して本来の機能回路ブロツク８２が
他の機能回路ブロツクと接続され、同様に配線１
００と導電層９５および配線１０１を直列に介し
て本来の機能回路ブロツク８３が他の機能回路ブ
ロツクと接続され、このとき冗長用の機能回路ブ
ロツク８４はどの機能回路ブロツクとも接続され
ず分離された状態となる。 次にこのような状態において、１つの本来の機
能回路ブロツク８１が故障等の原因によつて使用
することができず、冗長用の機能回路ブロツク８
４を使用する場合には、第６図において配線で囲
んだ領域、すなわち配線手段９０と導電層９３と
が交差している領域を加熱する。この加熱の方法
としては、たとえば波長が約5320Åでエネルギ密
度が約8μ JouleのNd：YAGレーザの第２高調波
光をパルス的に数ｎ秒ないし数μ秒照射すること
によつて行なう。 上記レーザ光を照射することによつて、導電層
９３およびその上に位置する絶縁膜１０７の一部
が溶解する。さらにこのレーザ光照射時の熱エネ
ルギは極めて大きいために、配線手段９０におけ
る一対のP+型領域８５，８６それぞれからＰ型
の不純物がN+型領域８７に拡散されて、両領域
８５，８６はこの部分で１つに融合する。第８図
はレーザ光照射後の状態を示す断面図であり、前
記第７図と対応している。またP+型領域８５，
８６を融合する際、N+型領域８７付近には多く
の結晶格子欠陥が存在しているので容易に融合さ
せることができる。 レーザ光照射後の状態では、配線手段９０の一
対のP+型領域８５，８６間は電気的に接続状態
になり、また導電層９３は切れて電気的に遮断状
態となるために配線の切換えが行なわれて、この
場合には故障している本来の機能回路ブロツク８
１が分離され、冗長用の機能回路ブロツク８４が
配線手段９０を介して他の機能回路ブロツクと接
続される。 このように配線を切換える場合、従来ではエネ
ルギの異なるレーザ光線を少なくとも２回照射し
なければならなかつたのに対して、上記実施例の
ものでは１回の照射によつて行なうことができる
ため、効率良く行なうことができる。 また、上記とは異なる他の本来の機能回路ブロ
ツク８２，８３が使用できない場合にも上記と同
様の方法によつてレーザ光線を照射することによ
り、使用できない本来の機能回路ブロツク８２，
８３に代わつて冗長用の機能回路ブロツク８４を
他の機能回路ブロツクと接続することができる。
このことは、本来の機能回路ブロツク８１〜８３
と他の機能回路ブロツクとを接続している配線の
うちいずれか１つを切れば、冗長用の機能回路ブ
ロツク８４と他の機能回路ブロツクとの間の配線
が接続されるという変化、すなわち複数の配線の
遮断操作に対する１つの配線の接続結果はあたか
もOR論理結果の如き変化となり、不良回路ブロ
ツクから正常回路ブロツクへの配線の切換えを極
めて容易に行なうことができる。 第９図はこの発明の応用例の回路構成図を示す
ものであり、前記第５図と同様にこの発明をデコ
ーダに応用したものである。第９図において第５
図と異なつている点は、前記３つのフユーズ素子
６１と１つのフユーズ素子６４の代わりに前記第
６図に示す半導体装置が用いられているところに
ある。すなわち、配線９７，９９，１０１は
MOSトランジスタ５６と１つのMOSトランジス
タ５８の直列接続点である各Ａ点に接続され、配
線９６，９８，１００は各インバータ６２の入力
端に接続され、配線１０３はプリチヤージ制御線
５５に接続され、配線１０２はMOSトランジス
タ６５のゲートに接続される。 このような構成のデコーダにおいて、選択線５
１に接続されているメモリセルが不良のときに
は、配線手段９０と導電層９３とが交差している
部分（第６図）を加熱すればよい。この加熱によ
つて導電層９３が溶断され、配線９６，９７間が
遮断されて、選択線５１の出力は常に“Ｌ”レベ
ルとなりこの選択線５１に接続されているメモリ
セルはアクセスされない。またこの加熱により配
線手段９０において一対のP+型領域８５，８６
間が融合して電気的に接続状態となり、この一対
のP+型領域８５，８６および配線１０２，１０
３を介してプリチヤージ制御線５５がMOSトラ
ンジスタ６５のゲートに接続されるため、Ｂ点の
プリチヤージ後、選択線５４はアドレス信号線５
７におけるアドレス信号の組み合わせに応じて
“Ｈ”レベルあるいは“Ｌ”レベルに設定され、
Ｂ点の信号が“Ｌ”レベルの時に選択線５４が
“Ｈ”レベルにたつて冗長用のメモリセルが選択
される。 一方、他の選択線５２，５３に接続されている
メモリセルが不良のときには、配線手段９１，９
２と導電層９４，９５が交差している部分（第６
図）を加熱すればよい。そしてこの場合にも、導
電層９４，９５を溶断するときに同時に一対の
P+型領域８５，８６が融合して電気的に接続状
態となるため、選択線５４に接続されている冗長
用のメモリセルが選択されることになる。そして
この場合にも、配線９６，９７間、９８，９９間
および１００，１０１間のうちいずれか１つを切
ることによつて配線１０２，１０３間が接続され
るという変化、すなわち複数の配線の遮断操作に
対する１つの配線の接続結果はあたかもOR論理
結果の如き変化となる。 また第９図のデコーダにおいて２つを一組とす
る接続専用のフユーズ素子６７は、２つのうちの
１つは必らず接続状態にする必要があり、冗長用
のメモリセルを使用する場合にはどちらか一方が
接続状態に残りの他方が遮断状態に設定される。
このため一組の接続専用のフユーズ素子６７の代
わりに第１０図に示すような構造の回路素子を用
いてもよい。すなわち、第１０図に示す素子は、
たとえばＮ型の半導体基板１１１の表面領域に所
定間隔を保つて一対のP+型領域１１２，１１３
を形成し、この上に絶縁膜を介してポリシリコン
からなる導電層１１４を一対のP+型領域１２２，
１２３の延長方向と交差する方向に形成するよう
にしたものであり、一対のP+型領域１１２，１
１３間の基板１１１表面には必要に応じてＮ型不
純物が導入されると共に水素イオンが注入され
る。そして上記一方のP+型領域１１２と導電層
１１４の一端はそれぞれ１つのアドレス信号およ
びその反転信号が与えられる２つの各アドレス線
５７に接続され、上記他方のP+型領域１１３と
導電層１１４の他端は１つのMOSトランジスタ
６８のゲートに接続される。 このような回路素子において初期状態ては、１
つのアドレス信号線５７が導電層１１４を介して
１つのMOSトランジスタ６８のゲートに接続さ
れる。そして残りの１つのアドレス信号線５７の
信号をMOSトランジスタ６８に供給する必要が
生じた場合には、前記と同様にレーザ光を照射し
て導電層１１４を途中で溶断すると同時に一対の
P+型領域１１２，１１３を拡散融合することに
より、残りのつのアドレス信号線５７が融合され
た一対のP+型領域１１２，１１３を介して上記
MOSトランジスタ６８のゲートに接続されるこ
とになる。 第１１図は前記一組の接続専用のフユーズ素子
６７の代わりに第１０図に示す構成の素子を用い
た場合の、前記第９図に対応するデコーダの構成
図である。この場合、アドレス信号線５７におけ
る“Ｈ”レベルあるいは“Ｌ”レベル信号が各素
子を介してMOSトランジスタ６８のゲートに与
えられるため、デイスチヤージ制御線５９の信号
が“Ｈ”レベルのときにＢ点が“Ｌ”レベルとな
り、これにより選択線５４が“Ｈ”レベルとなつ
てしまう可能性がある。このため、第１１図に示
すデコーダではデイスチヤージ制御線５９と
MOSトランジスタ６９のゲートとの間に接続専
用のフユーズ素子６７を挿入する必要がある。な
お、この発明は上記した実施例に限定されるもの
ではなく種々の変形が可能である。 たとえば第６図において各配線手段９０，９
１，９２を構成する一対のP+型領域８５，８６
それぞれは同じ半導体領域を延長形成して構成す
る場合について説明したが、これは第１２図に示
すように各P+型領域８５，８６のそれぞれを分
離して形成し、一方のP+型領域８５どうしおよ
び他方のP+型領域８６どうしをそれぞれアルミ
ニウム等からなる配線１２１，１２２で相互接続
するようにしてもよい。 また、第７図に示す断面図では、ポリシリコン
からなる導電層９３が一対のP+型領域８５，８
６間に形成されているN+型領域８７に重なる位
置に形成されている場合の例を示しているが、こ
れは、照射するレーザ光のスポツト径を調整する
ことによつて、第１３図の断面図に示すように導
電層９３の一部がN+型領域８７と重なるように
構成してもよく、さらには第１４図の断面図に示
すように導電層９３とN+型領域８７とがまつた
く重ならないように構成してもよい。 また上記実施例ではレーザ光を照射することに
よつて配線の切換えを行なうようにしたが、これ
は他のエネルギ線たとえば電子ビームを照射する
ようにしてもよい。さらに加熱は外部から行なう
ようにしたが、これは半導体装置内に何らかの発
熱体を設けておき内部で加熱するようにしてもよ
い。またさらに導電層９３〜９５はポリシリコン
によつて形成する場合について説明したが、これ
はその融点が、絶縁層１０５の融点よりも低い金
属もしくは合金、例えばアルミニウム、アルミニ
ウム・シリコンによつて形成してもよい。 また上記実施例では一対のP+型領域８５，８
６を融合させる場合に、両方の領域８５，８６か
らＰ型の不純物をN+型領域８７，８８，８９内
に拡散させることによつて行なうようにしたが、
第１３図および第１４図に示すような構成の下で
は一方のP+型領域８５からのみの拡散によつて
両領域８５，８６を融合させることもできる。さ
らにN+型領域８７，８８，８９において結晶の
格子欠陥を増加させる目的でここに水素イオンを
注入する場合について説明したが、これは水素イ
オンの他にヘリウムイオン、アルゴンイオン、ク
リプトンイオン、キセノイオン、ラドンイオン等
の不活性イオンを注入するようにしてもよい。 〔発明の効果〕 以上説明したようにこの発明によれば、冗長機
能を用いる場合の配線の切換えを効率良く行なう
ことができる半導体装置が提供できる。
り、特に冗長機能を用いる場合の配線の切換えが
効率良く行なえるようにした改良に関する。 〔発明の技術的背景とその問題点〕 第１図は冗長機能を備えた従来の半導体装置の
回路構成図である。図において１〜３はそれぞれ
本来の機能回路ブロツクであり、また４は本来の
機能回路ブロツク１〜３のうちのいずれかが故障
等の原因によつて使用できない場合これに代つて
使用される冗長用の機能回路ブロツクである。上
記本来の機能回路ブロツク１〜３は遮断専用のフ
ユーズ素子５〜７を介して図示しない他の機能回
路ブロツクと結合され、上記冗長用の機能回路ブ
ロツク４は接続専用のフユーズ素子８を介して他
の機能回路ブロツクと結合されている。 上記遮断専用の各フユーズ素子５〜７はその詳
細な構成を第２図の断面図で示すように、シリコ
ン半導体基板１１の表面上に熱酸化法によつて一
様にシリコン酸化膜１２を形成し、さらにこの上
にCVD法によつてポリシリコン（多結晶シリコ
ン）層１３を形成してこれにリンまたはヒ素など
のＮ型不純物もしくはボロンなどのＰ型不純物を
導入して低抵抗化し、さらに所望する場所以外の
ポリシリコン層１３をエツチング技術によつて除
去して形成される。さらに上記接続専用のフユー
ズ素子８は、たとえば「1981 IEEE
International Solid−State Circuits
Conference P.14〜15“HI−CMOS 4K
Static RAM”O.Minato el.Hitachi」に開示さ
れているが、その詳細な構成は第３図に示すよう
に、シリコン半導体基板２１の表面上に熱酸化法
によつて一様にシリコン酸化膜２２を形成し、さ
らにこの上にCVD法によつてポリシリコン層を
形成し、所望する場所以外の部分にリンまたはヒ
素などのＮ形不純物もしくはボロンなどのＰ型不
純物を導入して低抵抗化されたポリシリコン層２
３，２４を形成すると共に、この両ポリシリコン
層２３，２４相互間に、不純物が導入されず高抵
抗状態のまま保たれたポリシリコン層２５を形成
して構成される。 したがつて、装置の製造後である初期状態で
は、第２図に示す遮断専用のフユーズ素子５〜７
は電気的に接続状態となり、これらフユーズ素子
５〜７を介して本来の機能回路ブロツク１〜３は
他の機能回路ブロツクと接続される。また、初期
状態では、第３図に示す接続専用のフユーズ素子
８は電気的に遮断状態となり、冗長用の機能回路
ブロツク４は他の機能回路ブロツクとは接続され
ない。 次にこのような状態において、本来の機能回路
ブロツク１〜３のうちいずれか１つが故障等の原
因で使用できず、その代りに冗長用の機能回路ブ
ロツク４を使用する場合には、まず使用できない
本来の機能回路ブロツクに接続されている遮断専
用のフユーズ素子の表面にレーザ光線などのエネ
ルギ線を照射することによつてこれを加熱し、ポ
リシリコン層１３を溶断する。また、接続専用の
フユーズ素子８の表面にもエネルギ線を照射し、
上記遮断専用のフユーズ素子に加えたエネルギよ
りも弱いエネルギを与えることによつてポリシリ
コン層２３〜２５を溶断することなしにポリシリ
コン層２３，２４内の不純物をポリシリコン層２
５内に拡散し、ポリシリコン層２５を高抵抗状態
から低抵抗状態に変える。このような操作によつ
て、本来の機能回路ブロツク１〜３のうち故障し
ているものは他の機能回路ブロツクから分離さ
れ、代わつて冗長用の機能回路ブロツク４が新た
に接続され、これによつて配線の切り換えが完了
して不良のすなわち故障等が発生している機能回
路ブロツクは実効的に休止状態となり、これに代
つて冗長用の機能回路ブロツク４が動作するよう
になる。 このような構成でなる従来の半導体装置では、
冗長用の機能回路ブロツク４を使用する際に遮断
専用のフユーズ素子５〜７のうちのいずれか１つ
と接続専用のフユーズ素子８との２個所を加熱す
る必要がある。しかも加熱する際のエネルギが異
なるために、たとえば遮断専用のフユーズ素子５
〜７と接続専用のフユーズ素子８が近接して配置
されていたとしても、同時にエネルギ線を照射し
て加熱することはできない。したがつて、従来で
は配線の切換えが効率良く行なえないという欠点
がある。 次にこの従来装置の欠点を具体的な装置を用い
て説明する。第４図は２個のCMOSインバータ
３１，３２およびデータ伝達用の一対のMOSト
ランジスタ３３，３４からなり１ビツトのデータ
を記憶する１個のメモリセル３５をその周辺部と
共に示すものであり、３６，３７はチツプ選択用
のMOSトランジスタ、３８はチツプ選択線、３
９，４０は列選択用のMOSトランジスタ、４１
は列選択線、４２は行選択線であり、このような
構成において列選択線４１および行選択線４２が
共に選択されることによつてメモリセル３５がア
クセスされる。 第５図は第４図に示すような構成のメモリセル
が多数設けられているメモリの各列選択線あるい
は各行選択線を選択するためのデコーダに、前記
第１図に示すような回路方式の冗長機能を付加す
るようにしたものである。第５図において、５
１，５２，５３はそれぞれ第４図中の列選択線４
１あるいは行選択線４２に相当していて、これら
の選択線の先には本来のメモリセルが接続され
る。また５４も列選択線４１あるいは行選択線４
２に相当していて、この選択線の先には上記本来
のメモリセルが不良の場合にこれと交換される冗
長用のメモリセルが接続される。上記選択線５
１，５２，５３を駆動するためのデコード部分
は、それぞれ同一の回路構成となつていて、プリ
チヤージ制御線５５の信号が与えられるプリチヤ
ージ用のMOSトランジスタ５６、このMOSトラ
ンジスタ５６に直列接続され列アドレス信号およ
びその反転信号あるいは行アドレス信号およびそ
の反転信号が伝達されるアドレス信号線５７それ
ぞれの信号が選択的に与えられるデコード用の複
数のMOSトランジスタ５８、これらのMOSトラ
ンジスタ５８とさらに直列接続されデイスチヤー
ジ制御線５９の信号が与えられるデイスチヤージ
用のMOSトランジスタ６０、上記プリチヤージ
用のMOSトランジスタ５６とデコード用の１つ
のMOSトランジスタ５８との直列接続点Ａ点に
その一端が接続される前記第２図に示すような構
成の遮断専用のフユーズ素子６１、このフユーズ
素子６１の他端と前記選択線５１または５２もし
くは５３との間に接続されるインバータ６２およ
びこのインバータ６２の出力端に接続されるプル
アツプ用の抵抗６３から構成されている。また冗
長用のメモリセルに接続されている選択線５４を
駆動するためのデコード部分は、前記第３図に示
す構成の接続専用のフユーズ素子６４を介して前
記プリチヤージ制御線５５の信号が与えられるプ
リチヤージ用のMOSトランジスタ６５、この
MOSトランジスタ６５のゲートプルダウン用の
抵抗６６、上記MOSトランジスタ６５に直列接
続され前記アドレス信号線５７の信号が前記第３
図に示す構成の接続専用の各フユーズ素子６７を
介して選択的に与えられるデコード用の複数の
MOSトランジスタ６８、これらのMOSトランジ
スタ６８とさらに直列接続され前記デイスチヤー
ジ制御線５９の信号が与えられるデイスチヤージ
用のMOSトランジスタ６９、上記プリチヤージ
用のMOSトランジスタ６５とデコード用の１つ
のMOSトランジスタ６８との直列接続線Ｂ点と
前記接続線５４との間に接続されるインバータ７
０から構成されている。 このようなデコーダにおいて初期状態ではフユ
ーズ素子６１はすべて接続状態に、また他のフユ
ーズ素子６４，６７はすべて遮断状態に設定され
ている。この状態でプリチヤージ制御線５５が
“Ｌ”レベルの時、プリチヤージ用のMOSトラン
ジスタ５６がそれぞれオンして各Ａ点は“Ｈ”レ
ベルにプリチヤージされ、選択線５１，５２，５
３の信号は“Ｌ”レベルとなるため、第４図に示
す列選択線４１あるいは行選択線４２はアクセス
されない。ところがアドレス線５７によつて特定
のデコード部分のすべてのMOSトランジスタ５
８がオンし、またデイスチヤージ制御線５９が
“Ｈ”レベルでデイスチヤージ用のMOSトランジ
スタ６０がオンすると、このデコード部分のＡ点
は“Ｌ”レベルにデイスチヤージされ、これによ
り選択線５１，５２，５３のうちの１つが“Ｈ”
レベルとなつて第４図に示す列選択線４１あるい
は行選択線４２がアクセスされる。 このような状態において、選択線５１，５２，
５３が接続されているメモリセルのいずれかが故
障等の原因によつて不良となつたときには冗長用
のメモリセルを使用する必要がある。この場合に
は、まずフユーズ素子６７のいずれかを電気的に
接続状態にして特定のアドレス信号の組合せが
MOSトランジスタ６８に供給されるようにし、
さらに不良のメモリセルにインバータ６２を介し
て接続されるフユーズ素子６１を電気的に遮断状
態にすると共にフユーズ素子６４を電気的に接続
状態にする。この結果、フユーズ素子６１が電気
的に遮断状態にされたデコーダ部分の選択線５１
または５２もしくは５３は常に“Ｌ”レベルとな
つて、この選択線はアクセスされない。他方、
MOSトランジスタ６５はフユーズ素子６４を介
してプリチヤージ制御線５５に接続されているた
め、Ｂ点のプリチヤージ後、選択線５４はアドレ
ス信号線５７におけるアドレス信号の組み合わせ
に応じて“Ｈ”レベルあるいは“Ｌ”レベルに設
定され、“Ｈ”レベルの時に冗長用のメモリセル
が選択される。なお、この時、MOSトランジス
タ６５のゲートは抵抗６６によつて常にプリダウ
ンされているため、プリチヤージ制御線５５が
“Ｈ”レベルの時にこのMOSトランジスタ６５が
オフとなるようにそのしきい値電圧もしくは抵抗
６６およびフユーズ素子６４の抵抗を設定する必
要がある。すなわち、抵抗６６の抵抗値をR1、
フユーズ素子６４の抵抗値をR2、プリチヤージ
制御線５５における“Ｈ”レベル電圧をV1とす
ると、R1／R1＋R2V1の電圧によつてMOSトランジ スタ６５がオフとなるように、MOSトランジス
タ６５のしきい値電圧もしくは抵抗６６の抵抗値
およびフユーズ素子６４の抵抗値を定めればよ
い。 このようなデコーダでは前記したように、冗長
用のメモリセルを使用する場合に、少なくとも不
良メモリセルに接続される選択線５１，５２，５
３の信号系路上のフユーズ素子６１のいずれか１
つとフユーズ素子６４の２つのフユーズを別々に
加熱しなければならず、配線の切換えが効率良く
行なえないという欠点がある。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的は冗長機能を用いる場合
の配線の切換えを効率良く行なうことができる半
導体装置を提供することにある。 〔発明の概要〕 この発明の一実施例によれば、Ｎ型半導体基板
の表面領域に所定間隔を保つて一対のP+型領を
形成すると共にこの一対のP+領域間にN+型領域
を形成して第１の配線手段となし、この第１の配
線手段を複数個所に設け、これら第１の配線手段
の各一方のP+型領域を互いに延長形成して相互
に接続すると共に各他方のP+型領域を互いに延
長形成して相互に接続し、上記各第１の配線手段
の近傍に絶縁膜を介してポリシリコンからなる第
２の配線手段をそれぞれ形成し、エネルギ線の照
射による加熱にのよつて上記第１の配線手段のい
ずれか１つを遮断状態に設定した場合に上記第２
の配線手段が接続状態にされる半導体装置が提供
される。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明
する。 第６図はこの発明に係る半導体装置の構成図で
ある。第６図において８１，８２，８３は本来の
機能回路ブロツクであり、また８４はこれら本来
の機能回路ブロツク８１〜８３のうちのいずれか
が故障等の原因によつて使用できない場合、これ
に代つて使用される冗長用の機能回路ブロツクで
ある。また図において８５はＮ型半導体基板の表
面領域に連続して形成されるP+型領域であり、
同じく８６はこのP+型領域８５と分離して形成
される他のP+型領域である。上記一対のP+型領
域８５，８６はそれぞれ所定の３個所で接近する
ように形成され、これら各個所で一対のP+型領
域８５，８６はそれぞれ一定の間隔を保つように
設定される。そして上記一対のP+型領域８５，
８６の各接近個所における基板の表面領域には基
板の不純物濃度よりも高い不純物濃度を有する
N+型領域８７，８８，８９それぞれが形成され
る。そして上記各接近個所における一対のP+型
領域８５，８６とこの一対のP+型領域８５，８
６ではさまれた各N+型領域８７，８８，８９は
配線手段９０，９１，９２を構成している。そし
てこれら各配線手段９０，９１，９２は初期状態
では、一対のP+型領域８５，８６相互間に導電
型の異なるN+型領域８７または８８もしくは８
９が存在しているため、一対のP+型領域８５，
８６間は電気的に遮断状態になつている。 一方、上記一対のP+型領域８５，８６の接近
個所において、P+型領域８５と８６とを結ぶ線
と交差する方向に絶縁膜を介して延在するように
ポリシリコンからなる導電層９３，９４，９５そ
れぞれが形成される。これら導電層９３，９４，
９５には不純物が導入され低抵抗化されているた
め、初期状態では各導電層９３，９４，９５の両
端間は電気的に接続状態になつている。 そして前記１つの本来の機能回路ブロツク８１
はアルミニウムからなる配線９６を介して上記１
つの導電層９３の一端に接続され、この導電層９
３の他端はアルミニウムからなる他の配線９７を
介して図示しない他の機能回路ブロツクに結合さ
れる。前記他の本来の機能回路ブロツク８２はア
ルミニウムからなる配線９８を介して上記１つの
導電層９４の一端に接続され、この導電層９４の
他端はアルミニウムからなる配線９９を介して図
示しない他の機能回路ブロツクに結合される。同
様にして残りの本来の機能回路ブロツク８３はア
ルミニウムからなる配線１００を介して上記１つ
の導電層９５の一端に接続され、この導電層９５
の他端はアルミニウムからなる配線１０１を介し
て図示しない他の機能回路ブロツクに結合され
る。前記冗長用の機能回路ブロツク８４はアルミ
ニウムからなる配線１０２を介して前記一方の
P+型領域８５に接続され、また他方のP+型領域
８６はアルミニウムからなる配線１０３を介して
図示しない他の機能回路ブロツクに結合される。 第７図は前記１つの配線手段９０と導電層９３
とが交差している個所におけるＡ−A′線に沿つ
た断面図を示す。図において１０４はＮ型半導体
基板であり、この基板１０４の表面領域には所定
間隔を保つて前記一対のP+型領域８５，８６が
拡散法等によつて形成され、この一対のP+型領
域８５，８６相互間にはN+型領域８７が形成さ
れている。そしてまたこのN+型領域８７付近に
は、後述するが、P+型領域８５，８６からＰ型
不純物をN+型領域８９に拡散する場合に不純物
の拡散係数を大きくするために結晶格子欠陥を増
加させる目的で水素イオンが注入されている。ま
た基板１０４の表面には絶縁膜１０５を介して前
記導電層９３が形成されている。また第７図にお
いて１０６はフイールド絶縁膜であり、１０７は
保護用の絶縁膜である。 このような構成の半導体装置において、製造後
である初期状態では、配線手段９０，９１，９２
の一対のP+型領域８５，８６間は電気的に遮断
状態になつている。 ところで、この各配線手段９０，９１，９２は
第７図に示す１つの配線手段９０で例示するよう
にMOSトランジスタ構造を呈しており、絶縁膜
１０５の膜厚によつては、導電層９３，９４，９
５にある値以上の電圧が印加されると一対のP+
型領域８５，８６間の基板１０４の表面に反転層
が生じ、この一対のP+型領域８５，８６間が電
気的に接続状態になつてしまう場合がある。しか
しながら、P+型領域８５，８６間にはN+型領域
８７，８８，８９が形成されておりこの部分にお
けるしきい値電圧が高く設定されているため、導
電層９３，９４，９５に通常印加される電圧では
上記反転層が生じないようになつている。 一方、初期状態では、導電層９３，９４，９５
は切れ目がなく連続した状態となつている。 したがつて、この初期状態では、配線９６と導
電層９３および配線９７を直列に介して本来の機
能回路ブロツク８１が他の機能回路ブロツクと接
続され、また配線９８と導電層９４および配線９
９を直列に介して本来の機能回路ブロツク８２が
他の機能回路ブロツクと接続され、同様に配線１
００と導電層９５および配線１０１を直列に介し
て本来の機能回路ブロツク８３が他の機能回路ブ
ロツクと接続され、このとき冗長用の機能回路ブ
ロツク８４はどの機能回路ブロツクとも接続され
ず分離された状態となる。 次にこのような状態において、１つの本来の機
能回路ブロツク８１が故障等の原因によつて使用
することができず、冗長用の機能回路ブロツク８
４を使用する場合には、第６図において配線で囲
んだ領域、すなわち配線手段９０と導電層９３と
が交差している領域を加熱する。この加熱の方法
としては、たとえば波長が約5320Åでエネルギ密
度が約8μ JouleのNd：YAGレーザの第２高調波
光をパルス的に数ｎ秒ないし数μ秒照射すること
によつて行なう。 上記レーザ光を照射することによつて、導電層
９３およびその上に位置する絶縁膜１０７の一部
が溶解する。さらにこのレーザ光照射時の熱エネ
ルギは極めて大きいために、配線手段９０におけ
る一対のP+型領域８５，８６それぞれからＰ型
の不純物がN+型領域８７に拡散されて、両領域
８５，８６はこの部分で１つに融合する。第８図
はレーザ光照射後の状態を示す断面図であり、前
記第７図と対応している。またP+型領域８５，
８６を融合する際、N+型領域８７付近には多く
の結晶格子欠陥が存在しているので容易に融合さ
せることができる。 レーザ光照射後の状態では、配線手段９０の一
対のP+型領域８５，８６間は電気的に接続状態
になり、また導電層９３は切れて電気的に遮断状
態となるために配線の切換えが行なわれて、この
場合には故障している本来の機能回路ブロツク８
１が分離され、冗長用の機能回路ブロツク８４が
配線手段９０を介して他の機能回路ブロツクと接
続される。 このように配線を切換える場合、従来ではエネ
ルギの異なるレーザ光線を少なくとも２回照射し
なければならなかつたのに対して、上記実施例の
ものでは１回の照射によつて行なうことができる
ため、効率良く行なうことができる。 また、上記とは異なる他の本来の機能回路ブロ
ツク８２，８３が使用できない場合にも上記と同
様の方法によつてレーザ光線を照射することによ
り、使用できない本来の機能回路ブロツク８２，
８３に代わつて冗長用の機能回路ブロツク８４を
他の機能回路ブロツクと接続することができる。
このことは、本来の機能回路ブロツク８１〜８３
と他の機能回路ブロツクとを接続している配線の
うちいずれか１つを切れば、冗長用の機能回路ブ
ロツク８４と他の機能回路ブロツクとの間の配線
が接続されるという変化、すなわち複数の配線の
遮断操作に対する１つの配線の接続結果はあたか
もOR論理結果の如き変化となり、不良回路ブロ
ツクから正常回路ブロツクへの配線の切換えを極
めて容易に行なうことができる。 第９図はこの発明の応用例の回路構成図を示す
ものであり、前記第５図と同様にこの発明をデコ
ーダに応用したものである。第９図において第５
図と異なつている点は、前記３つのフユーズ素子
６１と１つのフユーズ素子６４の代わりに前記第
６図に示す半導体装置が用いられているところに
ある。すなわち、配線９７，９９，１０１は
MOSトランジスタ５６と１つのMOSトランジス
タ５８の直列接続点である各Ａ点に接続され、配
線９６，９８，１００は各インバータ６２の入力
端に接続され、配線１０３はプリチヤージ制御線
５５に接続され、配線１０２はMOSトランジス
タ６５のゲートに接続される。 このような構成のデコーダにおいて、選択線５
１に接続されているメモリセルが不良のときに
は、配線手段９０と導電層９３とが交差している
部分（第６図）を加熱すればよい。この加熱によ
つて導電層９３が溶断され、配線９６，９７間が
遮断されて、選択線５１の出力は常に“Ｌ”レベ
ルとなりこの選択線５１に接続されているメモリ
セルはアクセスされない。またこの加熱により配
線手段９０において一対のP+型領域８５，８６
間が融合して電気的に接続状態となり、この一対
のP+型領域８５，８６および配線１０２，１０
３を介してプリチヤージ制御線５５がMOSトラ
ンジスタ６５のゲートに接続されるため、Ｂ点の
プリチヤージ後、選択線５４はアドレス信号線５
７におけるアドレス信号の組み合わせに応じて
“Ｈ”レベルあるいは“Ｌ”レベルに設定され、
Ｂ点の信号が“Ｌ”レベルの時に選択線５４が
“Ｈ”レベルにたつて冗長用のメモリセルが選択
される。 一方、他の選択線５２，５３に接続されている
メモリセルが不良のときには、配線手段９１，９
２と導電層９４，９５が交差している部分（第６
図）を加熱すればよい。そしてこの場合にも、導
電層９４，９５を溶断するときに同時に一対の
P+型領域８５，８６が融合して電気的に接続状
態となるため、選択線５４に接続されている冗長
用のメモリセルが選択されることになる。そして
この場合にも、配線９６，９７間、９８，９９間
および１００，１０１間のうちいずれか１つを切
ることによつて配線１０２，１０３間が接続され
るという変化、すなわち複数の配線の遮断操作に
対する１つの配線の接続結果はあたかもOR論理
結果の如き変化となる。 また第９図のデコーダにおいて２つを一組とす
る接続専用のフユーズ素子６７は、２つのうちの
１つは必らず接続状態にする必要があり、冗長用
のメモリセルを使用する場合にはどちらか一方が
接続状態に残りの他方が遮断状態に設定される。
このため一組の接続専用のフユーズ素子６７の代
わりに第１０図に示すような構造の回路素子を用
いてもよい。すなわち、第１０図に示す素子は、
たとえばＮ型の半導体基板１１１の表面領域に所
定間隔を保つて一対のP+型領域１１２，１１３
を形成し、この上に絶縁膜を介してポリシリコン
からなる導電層１１４を一対のP+型領域１２２，
１２３の延長方向と交差する方向に形成するよう
にしたものであり、一対のP+型領域１１２，１
１３間の基板１１１表面には必要に応じてＮ型不
純物が導入されると共に水素イオンが注入され
る。そして上記一方のP+型領域１１２と導電層
１１４の一端はそれぞれ１つのアドレス信号およ
びその反転信号が与えられる２つの各アドレス線
５７に接続され、上記他方のP+型領域１１３と
導電層１１４の他端は１つのMOSトランジスタ
６８のゲートに接続される。 このような回路素子において初期状態ては、１
つのアドレス信号線５７が導電層１１４を介して
１つのMOSトランジスタ６８のゲートに接続さ
れる。そして残りの１つのアドレス信号線５７の
信号をMOSトランジスタ６８に供給する必要が
生じた場合には、前記と同様にレーザ光を照射し
て導電層１１４を途中で溶断すると同時に一対の
P+型領域１１２，１１３を拡散融合することに
より、残りのつのアドレス信号線５７が融合され
た一対のP+型領域１１２，１１３を介して上記
MOSトランジスタ６８のゲートに接続されるこ
とになる。 第１１図は前記一組の接続専用のフユーズ素子
６７の代わりに第１０図に示す構成の素子を用い
た場合の、前記第９図に対応するデコーダの構成
図である。この場合、アドレス信号線５７におけ
る“Ｈ”レベルあるいは“Ｌ”レベル信号が各素
子を介してMOSトランジスタ６８のゲートに与
えられるため、デイスチヤージ制御線５９の信号
が“Ｈ”レベルのときにＢ点が“Ｌ”レベルとな
り、これにより選択線５４が“Ｈ”レベルとなつ
てしまう可能性がある。このため、第１１図に示
すデコーダではデイスチヤージ制御線５９と
MOSトランジスタ６９のゲートとの間に接続専
用のフユーズ素子６７を挿入する必要がある。な
お、この発明は上記した実施例に限定されるもの
ではなく種々の変形が可能である。 たとえば第６図において各配線手段９０，９
１，９２を構成する一対のP+型領域８５，８６
それぞれは同じ半導体領域を延長形成して構成す
る場合について説明したが、これは第１２図に示
すように各P+型領域８５，８６のそれぞれを分
離して形成し、一方のP+型領域８５どうしおよ
び他方のP+型領域８６どうしをそれぞれアルミ
ニウム等からなる配線１２１，１２２で相互接続
するようにしてもよい。 また、第７図に示す断面図では、ポリシリコン
からなる導電層９３が一対のP+型領域８５，８
６間に形成されているN+型領域８７に重なる位
置に形成されている場合の例を示しているが、こ
れは、照射するレーザ光のスポツト径を調整する
ことによつて、第１３図の断面図に示すように導
電層９３の一部がN+型領域８７と重なるように
構成してもよく、さらには第１４図の断面図に示
すように導電層９３とN+型領域８７とがまつた
く重ならないように構成してもよい。 また上記実施例ではレーザ光を照射することに
よつて配線の切換えを行なうようにしたが、これ
は他のエネルギ線たとえば電子ビームを照射する
ようにしてもよい。さらに加熱は外部から行なう
ようにしたが、これは半導体装置内に何らかの発
熱体を設けておき内部で加熱するようにしてもよ
い。またさらに導電層９３〜９５はポリシリコン
によつて形成する場合について説明したが、これ
はその融点が、絶縁層１０５の融点よりも低い金
属もしくは合金、例えばアルミニウム、アルミニ
ウム・シリコンによつて形成してもよい。 また上記実施例では一対のP+型領域８５，８
６を融合させる場合に、両方の領域８５，８６か
らＰ型の不純物をN+型領域８７，８８，８９内
に拡散させることによつて行なうようにしたが、
第１３図および第１４図に示すような構成の下で
は一方のP+型領域８５からのみの拡散によつて
両領域８５，８６を融合させることもできる。さ
らにN+型領域８７，８８，８９において結晶の
格子欠陥を増加させる目的でここに水素イオンを
注入する場合について説明したが、これは水素イ
オンの他にヘリウムイオン、アルゴンイオン、ク
リプトンイオン、キセノイオン、ラドンイオン等
の不活性イオンを注入するようにしてもよい。 〔発明の効果〕 以上説明したようにこの発明によれば、冗長機
能を用いる場合の配線の切換えを効率良く行なう
ことができる半導体装置が提供できる。
第１図は冗長機能を備えた従来の半導体装置の
構成図、第２図および第３図はそれぞれ上記従来
装置の一部分の詳細を示す断面図、第４図は一般
的なメモリセルとその周辺部の回路構成図、第５
図はデコーダに第１図の従来装置を適用した場合
の回路構成図、第６図はこの発明の一実施例の構
成図、第７図はそのＡ−A′線に沿つた断面図、
第８図は配線を切換えた後における第６図中のＡ
−A′線に沿つた断面図、第９図はこの発明をデ
コーダに応用した場合の回路構成図、第１０図は
その一部分の他の例を示す図、第１１図は第９図
に示すデコーダの他の例を示す回路構成図、第１
２図はこの発明の他の実施例の構成図、第１３図
および第１４図はそれぞれ第６図中のＡ−A′線
に沿つた他の断面図である。 ８１〜８３……本来の機能回路ブロツク、８４
……冗長用の機能回路ブロツク、８５，８６，１
１２，１１３……P+型領域、８７〜８９……N+
型領域、９０〜９２……配線手段、９３〜９５，
１１４……導電層、９６〜１０３……配線、１０
４，１１１Ｎ型の半導体基板、１０５……絶縁
膜、１０６……フイールド絶縁膜、１０７……保
護用の絶縁膜。
構成図、第２図および第３図はそれぞれ上記従来
装置の一部分の詳細を示す断面図、第４図は一般
的なメモリセルとその周辺部の回路構成図、第５
図はデコーダに第１図の従来装置を適用した場合
の回路構成図、第６図はこの発明の一実施例の構
成図、第７図はそのＡ−A′線に沿つた断面図、
第８図は配線を切換えた後における第６図中のＡ
−A′線に沿つた断面図、第９図はこの発明をデ
コーダに応用した場合の回路構成図、第１０図は
その一部分の他の例を示す図、第１１図は第９図
に示すデコーダの他の例を示す回路構成図、第１
２図はこの発明の他の実施例の構成図、第１３図
および第１４図はそれぞれ第６図中のＡ−A′線
に沿つた他の断面図である。 ８１〜８３……本来の機能回路ブロツク、８４
……冗長用の機能回路ブロツク、８５，８６，１
１２，１１３……P+型領域、８７〜８９……N+
型領域、９０〜９２……配線手段、９３〜９５，
１１４……導電層、９６〜１０３……配線、１０
４，１１１Ｎ型の半導体基板、１０５……絶縁
膜、１０６……フイールド絶縁膜、１０７……保
護用の絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 一方導電型半導体基体の表面領域に所定間隔
を保つて配置形成される他方導電型の第１および
第２半導体領域と、この第１および第２半導体領
域で挟まれた基体の表面領域に形成され、基体よ
りも高不純物濃度を有する一方銅電型の第３半導
体領域からなり、初期状態では電気的に遮断状態
にあり、エネルギ線が照射可能であり、これらエ
ネルギ線の照射によつて生じる熱により第３半導
体領域に含まれる不純物が第１および第２半導体
領域に拡散され第１および第２半導体領域が融合
されることにより選択的に接続状態にされる複数
の第１の配線手段と、 上記複数の第１の配線手段の各第１半導体領域
相互を接続する第２の配線手段と、 上記複数の第１の配線手段の各第２半導体領域
相互を接続する第３の配線手段と、 上記第１の配線手段の近傍に絶縁膜を介して形
成される導電層からそれぞれなり、初期状態では
電気的に接続状態にあり、上記第１の配線手段に
対するエネルギ線照射の際に生じる熱により導電
層が溶断されることにより選択的に遮断状態にさ
れる複数の第４の配線手段と を具備したことを特徴とする半導体装置。 ２ 前記エネルギ線がレーザ光線、電子線のいず
れかである特許請求の範囲第１項に記載の半導体
装置。 ３ 前記第３半導体領域は、前記第４の配線手段
の導電層に印加される通常の電圧によつて反転層
が生じないようなしきい値電圧を有する特許請求
の範囲第１項に記載の半導体装置。 ４ 前記第３半導体領域には、水素イオン、ヘリ
ウムイオン、アルゴンイオン、クリプトンイオ
ン、キセノンイオン、ラドンイオンのうち少なく
とも１つのイオンが前記不純物として注入されて
いる特許請求の範囲第１項に記載の半導体装置。 ５ 前記第４の配線手段の導電層は、その融点が
前記絶縁膜の融点よりも低い金属もしくは合金か
ら構成されている特許請求の範囲第１項に記載の
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060537A JPS58176948A (ja) | 1982-04-12 | 1982-04-12 | 半導体装置 |
| US06/763,088 US4608668A (en) | 1981-09-03 | 1985-08-06 | Semiconductor device |
| US06/834,101 US4783424A (en) | 1981-09-03 | 1986-02-21 | Method of making a semiconductor device involving simultaneous connection and disconnection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060537A JPS58176948A (ja) | 1982-04-12 | 1982-04-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58176948A JPS58176948A (ja) | 1983-10-17 |
| JPH0516183B2 true JPH0516183B2 (ja) | 1993-03-03 |
Family
ID=13145141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57060537A Granted JPS58176948A (ja) | 1981-09-03 | 1982-04-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176948A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151454A (ja) * | 1983-02-17 | 1984-08-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| FR2554622B1 (fr) * | 1983-11-03 | 1988-01-15 | Commissariat Energie Atomique | Procede de fabrication d'une matrice de composants electroniques |
-
1982
- 1982-04-12 JP JP57060537A patent/JPS58176948A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58176948A (ja) | 1983-10-17 |
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