JPH05165609A - ディジタル信号プロセッサの疑似乱数発生回路 - Google Patents
ディジタル信号プロセッサの疑似乱数発生回路Info
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- JPH05165609A JPH05165609A JP3335259A JP33525991A JPH05165609A JP H05165609 A JPH05165609 A JP H05165609A JP 3335259 A JP3335259 A JP 3335259A JP 33525991 A JP33525991 A JP 33525991A JP H05165609 A JPH05165609 A JP H05165609A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 24
- 230000005236 sound signal Effects 0.000 description 23
- 230000015654 memory Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000035807 sensation Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 ディジタル信号プロセッサ（ＤＳＰ）の疑似
乱数発生回路に関し、より小形化可能なＤＳＰの疑似乱
数発生回路を提供することを目的とする。 【構成】 入出力インターフェース３内にシリアル信号
データをパラレル信号データに変換するシリアル／パラ
レル変換回路４を備えたディジタル信号プロセッサにお
いて、前記シリアル／パラレル変換回路４のシフトレジ
スタ１６をホワイトノイズ発生用の疑似乱数発生回路１
５のシフトレジスタとして共用する。
乱数発生回路に関し、より小形化可能なＤＳＰの疑似乱
数発生回路を提供することを目的とする。 【構成】 入出力インターフェース３内にシリアル信号
データをパラレル信号データに変換するシリアル／パラ
レル変換回路４を備えたディジタル信号プロセッサにお
いて、前記シリアル／パラレル変換回路４のシフトレジ
スタ１６をホワイトノイズ発生用の疑似乱数発生回路１
５のシフトレジスタとして共用する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号プロセ
ッサの疑似乱数発生回路に関する。
ッサの疑似乱数発生回路に関する。
【０００２】
【従来の技術】室内や車内においてコンサートホールや
劇場と同様な音響空間、例えば残響音や臨場感を作り出
すために、再生音の音場制御をなすことができるオーデ
ィ信号処理装置が公知である（特開昭６４−７２６１５
号参照）。このようなオーディオ信号処理装置には、チ
ューナーなどのオーディオ信号源から供給されるオーデ
ィオ信号をディジタル演算処理して所望の音場制御を行
なうディジタル信号プロセッサ（以下、ＤＳＰという）
が設けられている。
劇場と同様な音響空間、例えば残響音や臨場感を作り出
すために、再生音の音場制御をなすことができるオーデ
ィ信号処理装置が公知である（特開昭６４−７２６１５
号参照）。このようなオーディオ信号処理装置には、チ
ューナーなどのオーディオ信号源から供給されるオーデ
ィオ信号をディジタル演算処理して所望の音場制御を行
なうディジタル信号プロセッサ（以下、ＤＳＰという）
が設けられている。
【０００３】ＤＳＰは、四則演算などの演算処理を行な
う演算部、該演算部に供給するディジタルオーディオ信
号データを記憶する信号データＲＡＭ、オーディオ信号
データに乗算する係数データを記憶する係数データＲＡ
Ｍなどのメモリを備え、予め定められた処理プログラム
に従って各メモリ間および各メモリから演算部へ信号デ
ータを転送することにより、例えば積和演算（Σαi ・
ｄi ）などの所望の演算を高速に実行するものである。
う演算部、該演算部に供給するディジタルオーディオ信
号データを記憶する信号データＲＡＭ、オーディオ信号
データに乗算する係数データを記憶する係数データＲＡ
Ｍなどのメモリを備え、予め定められた処理プログラム
に従って各メモリ間および各メモリから演算部へ信号デ
ータを転送することにより、例えば積和演算（Σαi ・
ｄi ）などの所望の演算を高速に実行するものである。
【０００４】ＤＳＰで用いられる演算処理用のプログラ
ムはＤＳＰ内の書き換え可能なプログラムＲＡＭに格納
されており、音場モードなどが切り換えられる度にＤＳ
Ｐ外の制御用のマイクロコンピュータから対応する処理
プログラムおよび係数データが転送されて書き換えら
れ、希望の音響空間を作り出せるようになっている。
ムはＤＳＰ内の書き換え可能なプログラムＲＡＭに格納
されており、音場モードなどが切り換えられる度にＤＳ
Ｐ外の制御用のマイクロコンピュータから対応する処理
プログラムおよび係数データが転送されて書き換えら
れ、希望の音響空間を作り出せるようになっている。
【０００５】図２にＤＳＰの構成を示す。入力してくる
アナログオーディオ信号はＡ／Ｄ変換器１でサンプリン
グされてディジタル信号データに変換され、シリアル信
号データとしてＤＳＰ２内の入出力インターフェース３
に供給される。入出力インターフェース３には、シリア
ル信号データをパラレル信号データに変換して出力する
シリアル／パラレル変換回路（以下、Ｓ／Ｐ変換回路と
いう）４と、パラレル信号データをシリアル信号データ
に変換して出力するパラレル／シリアル変換回路（以
下、Ｐ／Ｓ変換回路という）５が内蔵されている。
アナログオーディオ信号はＡ／Ｄ変換器１でサンプリン
グされてディジタル信号データに変換され、シリアル信
号データとしてＤＳＰ２内の入出力インターフェース３
に供給される。入出力インターフェース３には、シリア
ル信号データをパラレル信号データに変換して出力する
シリアル／パラレル変換回路（以下、Ｓ／Ｐ変換回路と
いう）４と、パラレル信号データをシリアル信号データ
に変換して出力するパラレル／シリアル変換回路（以
下、Ｐ／Ｓ変換回路という）５が内蔵されている。
【０００６】データバス６には、入力されてくるオーデ
ィオ信号データを記憶する信号データＲＡＭ７と、信号
データＲＡＭ７から送られてくる信号データを一時保持
するバッファメモリ１０が接続されている。このバッフ
ァメモリ１０の出力は、乗算器９の一方の入力に接続さ
れている。乗算器９の他方の入力には、係数データを一
時保持するためのバッファメモリ１０が接続され、バッ
ファメモリ１０には係数データを格納する係数データＲ
ＡＭ１１が接続されている。
ィオ信号データを記憶する信号データＲＡＭ７と、信号
データＲＡＭ７から送られてくる信号データを一時保持
するバッファメモリ１０が接続されている。このバッフ
ァメモリ１０の出力は、乗算器９の一方の入力に接続さ
れている。乗算器９の他方の入力には、係数データを一
時保持するためのバッファメモリ１０が接続され、バッ
ファメモリ１０には係数データを格納する係数データＲ
ＡＭ１１が接続されている。
【０００７】ＡＬＵ（算術論理演算ユニット）１２は、
乗算器９の計算出力の累算などの演算を行なうもので、
一方の入力には乗算器９の計算出力が供給される。他方
の入力には、ＡＬＵ１２の計算出力を保持するアキュム
レータ１３の出力が供給される。アキュムレータ１３の
出力はデータバス６に供給されている。
乗算器９の計算出力の累算などの演算を行なうもので、
一方の入力には乗算器９の計算出力が供給される。他方
の入力には、ＡＬＵ１２の計算出力を保持するアキュム
レータ１３の出力が供給される。アキュムレータ１３の
出力はデータバス６に供給されている。
【０００８】さらに、データバス６には、入出力インタ
ーフェース３を介してＤ／Ａ変換器１４が接続されてお
り、演算処理後のオーディオ信号データはこのＤ／Ａ変
換器１４でアナログ信号に変換された後、後段の回路あ
るいは装置へ出力されるようになっている。
ーフェース３を介してＤ／Ａ変換器１４が接続されてお
り、演算処理後のオーディオ信号データはこのＤ／Ａ変
換器１４でアナログ信号に変換された後、後段の回路あ
るいは装置へ出力されるようになっている。
【０００９】前記ＤＳＰの動作を説明すると、Ａ／Ｄ変
換器１に入力してくるオーディオ信号は、まず所定のサ
ンプリング周期で次々とサンプリングされ、シリアル信
号データに変換された後、入出力インターフェース３に
送られる。入出力インターフェース３内のＳ／Ｐ変換回
路４は、シリアル信号データをパラレル信号データに変
換し、データバス６を介して信号データＲＡＭ７に格納
する
換器１に入力してくるオーディオ信号は、まず所定のサ
ンプリング周期で次々とサンプリングされ、シリアル信
号データに変換された後、入出力インターフェース３に
送られる。入出力インターフェース３内のＳ／Ｐ変換回
路４は、シリアル信号データをパラレル信号データに変
換し、データバス６を介して信号データＲＡＭ７に格納
する
【００１０】前記のようにして信号データＲＡＭ７にサ
ンプリングされたオーディオ信号データｄ1 ，ｄ2 ，…
ｄn が格納されると、まず最初に、信号データＲＡＭ７
から第１の信号データｄ1 が読み出され、バッファメモ
リ８に保持される。一方、係数データＲＡＭ１１から第
１の係数データα1 が読み出され、バッファメモリ１０
に保持される。乗算器９はこのα1 とｄ1 の乗算を行
い、その乗算値α1 ・ｄ 1 に対してＡＬＵ１２でアキュ
ムレータ１３の初期値０を加算した後、該加算値α1 ・
ｄ1 を再びアキュムレータ１３に保持する。
ンプリングされたオーディオ信号データｄ1 ，ｄ2 ，…
ｄn が格納されると、まず最初に、信号データＲＡＭ７
から第１の信号データｄ1 が読み出され、バッファメモ
リ８に保持される。一方、係数データＲＡＭ１１から第
１の係数データα1 が読み出され、バッファメモリ１０
に保持される。乗算器９はこのα1 とｄ1 の乗算を行
い、その乗算値α1 ・ｄ 1 に対してＡＬＵ１２でアキュ
ムレータ１３の初期値０を加算した後、該加算値α1 ・
ｄ1 を再びアキュムレータ１３に保持する。
【００１１】次いで、バッファメモリ８に第２の信号デ
ータｄ2 を保持するとともに、バッファメモリ１０に第
２の係数データα2 を保持し、乗算器９においてこのα
2 とｄ2 を乗算し、その乗算値α2 ・ｄ2 に対してＡＬ
Ｕ１２でアキュムレータ１３に保持されているα1 ・ｄ
1 を加算した後、該加算値α1 ・ｄ1 ＋α2 ・ｄ2 を再
びアキュムレータ１３に保持する。このような積和演算
（Σαi ・ｄi ）を高速で繰り返すことにより、例えば
所望の周波数特性からなるフィルタ演算などを施すこと
ができる。
ータｄ2 を保持するとともに、バッファメモリ１０に第
２の係数データα2 を保持し、乗算器９においてこのα
2 とｄ2 を乗算し、その乗算値α2 ・ｄ2 に対してＡＬ
Ｕ１２でアキュムレータ１３に保持されているα1 ・ｄ
1 を加算した後、該加算値α1 ・ｄ1 ＋α2 ・ｄ2 を再
びアキュムレータ１３に保持する。このような積和演算
（Σαi ・ｄi ）を高速で繰り返すことにより、例えば
所望の周波数特性からなるフィルタ演算などを施すこと
ができる。
【００１２】前記演算処理によって得られたオーディオ
信号データは、アキュムレータ１３，データバス６を介
して信号データＲＡＭ７に格納された後、所定のタイミ
ングでデータバス６を介して入出力インターフェース３
へ転送される。そして、入出力インターフェース３内の
Ｐ／Ｓ変換回路５で、パラレル信号データからシリアル
信号データに変換した後、Ｄ／Ａ変換回路１４へ送り出
す。Ｄ／Ａ変換回路１４は、シリアル信号に変換された
オーディオ信号データをアナログ信号に変換して後段の
回路あるいは装置へ出力する。
信号データは、アキュムレータ１３，データバス６を介
して信号データＲＡＭ７に格納された後、所定のタイミ
ングでデータバス６を介して入出力インターフェース３
へ転送される。そして、入出力インターフェース３内の
Ｐ／Ｓ変換回路５で、パラレル信号データからシリアル
信号データに変換した後、Ｄ／Ａ変換回路１４へ送り出
す。Ｄ／Ａ変換回路１４は、シリアル信号に変換された
オーディオ信号データをアナログ信号に変換して後段の
回路あるいは装置へ出力する。
【００１３】
【発明が解決しようとする課題】ところで、オーディオ
信号処理装置においては、左右スピーカの音量バランス
の調整や左右スピーカの周波数特性の調整などを行なう
ために、図２に示すように、ＤＳＰ内にホワイトノイズ
発生用の疑似乱数発生回路１５を備えているものがあ
る。このホワイトノイズ発生用の疑似乱数発生回路１５
は、通じよう、所定段数からなるシフトレジスタとビッ
トリターン用の排他的ＯＲゲート（ＥＸＯＲ）から構成
されており、左右スピーカの音量バランス調整時や左右
スピーカの周波数特性の調整時にデータバス４，入出力
インターフェース３を介して出力される。なお、疑似乱
数発生回路１５としては、通常、繰り返し周期（２n −
１）からなるＭ系列符号（最長線形符号）が用いられて
いる。
信号処理装置においては、左右スピーカの音量バランス
の調整や左右スピーカの周波数特性の調整などを行なう
ために、図２に示すように、ＤＳＰ内にホワイトノイズ
発生用の疑似乱数発生回路１５を備えているものがあ
る。このホワイトノイズ発生用の疑似乱数発生回路１５
は、通じよう、所定段数からなるシフトレジスタとビッ
トリターン用の排他的ＯＲゲート（ＥＸＯＲ）から構成
されており、左右スピーカの音量バランス調整時や左右
スピーカの周波数特性の調整時にデータバス４，入出力
インターフェース３を介して出力される。なお、疑似乱
数発生回路１５としては、通常、繰り返し周期（２n −
１）からなるＭ系列符号（最長線形符号）が用いられて
いる。
【００１４】従来のＤＳＰの場合、図２に明らかなよう
に、疑似乱数発生回路１５は独立した回路として内蔵さ
れている。しかしながら、ＤＳＰをさらに高集積化して
小型化するには、この疑似乱数発生回路もできるだけ小
型する必要ある。
に、疑似乱数発生回路１５は独立した回路として内蔵さ
れている。しかしながら、ＤＳＰをさらに高集積化して
小型化するには、この疑似乱数発生回路もできるだけ小
型する必要ある。
【００１５】本発明は前記事情に基づきなされたもの
で、その目的とするところは、より小形化可能なＤＳＰ
の疑似乱数発生回路を提供することである。
で、その目的とするところは、より小形化可能なＤＳＰ
の疑似乱数発生回路を提供することである。
【００１６】
【課題を解決するための手段】本発明の疑似乱数発生回
路は、前記目的を達成するために、入出力インターフェ
ース内にシリアル信号データをパラレル信号データに変
換するシリアル／パラレル変換回路を備えたＤＳＰにお
いて、前記シリアル／パラレル変換回路のシフトレジス
タをホワイトノイズ発生用の疑似乱数発生回路のシフト
レジスタとして共用したことを特徴とする。
路は、前記目的を達成するために、入出力インターフェ
ース内にシリアル信号データをパラレル信号データに変
換するシリアル／パラレル変換回路を備えたＤＳＰにお
いて、前記シリアル／パラレル変換回路のシフトレジス
タをホワイトノイズ発生用の疑似乱数発生回路のシフト
レジスタとして共用したことを特徴とする。
【００１７】
【作 用】図２から明らかなように、ＤＳＰ２の入出力
インターフェース３内には、入力してくるシリアル信号
データをパラレル信号データに変換してデータバス６へ
送り出すＳ／Ｐ変換回路４が内蔵されている。このＳ／
Ｐ変換回路４は、通常、シフトレジスタとラッチ回路に
よって構成されている。一方、疑似乱数発生回路１５
は、シフトレジスタとＥＸＯＲゲートによって構成され
ている。したがって、Ｓ／Ｐ変換回路４のシフトレジス
タをホワイトノイズ発生用の疑似乱数発生回路１５のシ
フトレジスタとして共用することができる。シフトレジ
スタを共用することにより、疑似乱数発生回路１５内の
シフトレジスタが不要となり、その分だけ回路を小形化
することができる。
インターフェース３内には、入力してくるシリアル信号
データをパラレル信号データに変換してデータバス６へ
送り出すＳ／Ｐ変換回路４が内蔵されている。このＳ／
Ｐ変換回路４は、通常、シフトレジスタとラッチ回路に
よって構成されている。一方、疑似乱数発生回路１５
は、シフトレジスタとＥＸＯＲゲートによって構成され
ている。したがって、Ｓ／Ｐ変換回路４のシフトレジス
タをホワイトノイズ発生用の疑似乱数発生回路１５のシ
フトレジスタとして共用することができる。シフトレジ
スタを共用することにより、疑似乱数発生回路１５内の
シフトレジスタが不要となり、その分だけ回路を小形化
することができる。
【００１８】
【実施例】以下、図面を参照して本発明の実施例につき
説明する。図１は本発明になる疑似乱数発生回路の１実
施例のブロック図である。なお、図２と同一部分には同
一の符号を付して示した。入出力インターフェース４の
Ｓ／Ｐ変換回路４は、ＤＳＰの処理ビット長と同じ２４
ビット構成のシフトレジスタ１６と、シフトレジスタ１
６から出力されるパラレル信号データを一時保持するラ
ッチ回路１７とから構成されている。ラッチ回路１７は
データバス６に接続されており、ラッチされたオーディ
オ信号データあるいは疑似乱数符号をデータバス６へ出
力するよう構成されている。
説明する。図１は本発明になる疑似乱数発生回路の１実
施例のブロック図である。なお、図２と同一部分には同
一の符号を付して示した。入出力インターフェース４の
Ｓ／Ｐ変換回路４は、ＤＳＰの処理ビット長と同じ２４
ビット構成のシフトレジスタ１６と、シフトレジスタ１
６から出力されるパラレル信号データを一時保持するラ
ッチ回路１７とから構成されている。ラッチ回路１７は
データバス６に接続されており、ラッチされたオーディ
オ信号データあるいは疑似乱数符号をデータバス６へ出
力するよう構成されている。
【００１９】疑似乱数発生回路１５は、疑似乱数発生用
デコード回路１６とＳ／Ｐ変換回路４のシフトレジスタ
１６により構成されている。疑似乱数発生用デコード回
路１６は、ＥＸＯＲゲート１９とＮＡＮＤゲート２０お
よびＯＲゲート２０から構成されており、ＥＸＯＲゲー
ト１９の一方の入力にはシフトレジスタ１６のビットＤ
0 の出力が、また他方の入力にはシフトレジスタ１６の
ビットＤ1 の出力が接続されている。ＯＲゲート２０の
出力は後述するモード切り換え回路２２を介してシフト
レジスタ１６へ戻されている。このＥＸＯＲゲート１９
とＯＲゲート２０およびシフトレジスタ１６が繰り返し
周期（２23−１）のＭ系列符号発生器を構成している。
デコード回路１６とＳ／Ｐ変換回路４のシフトレジスタ
１６により構成されている。疑似乱数発生用デコード回
路１６は、ＥＸＯＲゲート１９とＮＡＮＤゲート２０お
よびＯＲゲート２０から構成されており、ＥＸＯＲゲー
ト１９の一方の入力にはシフトレジスタ１６のビットＤ
0 の出力が、また他方の入力にはシフトレジスタ１６の
ビットＤ1 の出力が接続されている。ＯＲゲート２０の
出力は後述するモード切り換え回路２２を介してシフト
レジスタ１６へ戻されている。このＥＸＯＲゲート１９
とＯＲゲート２０およびシフトレジスタ１６が繰り返し
周期（２23−１）のＭ系列符号発生器を構成している。
【００２０】疑似乱数発生用デコード回路１８内のＮＡ
ＮＤゲート２０には、シフトレジスタ１６の全ビットＤ
0 〜Ｄ23の出力が並列に接続されている。このＮＡＮＤ
ゲート２０は、シフトレジスタ１６の全ビットゼロ検出
回路を構成しており、シフトレジスタ１６のＤ0 〜Ｄ23
が全ビット“０”のときに出力“１”を発生する。例え
ば、乱数符号発生開始時にシフトレジスタ１６の全ビッ
トが初期値“０”となっている場合には、疑似乱数発生
回路１５は乱数発生を開始不可能である。ＮＡＮＤゲー
ト２０は、このような時に“１”信号を自動的に発生す
ることにより乱数発生動作を自動的にスタートできるよ
うにしたものである。
ＮＤゲート２０には、シフトレジスタ１６の全ビットＤ
0 〜Ｄ23の出力が並列に接続されている。このＮＡＮＤ
ゲート２０は、シフトレジスタ１６の全ビットゼロ検出
回路を構成しており、シフトレジスタ１６のＤ0 〜Ｄ23
が全ビット“０”のときに出力“１”を発生する。例え
ば、乱数符号発生開始時にシフトレジスタ１６の全ビッ
トが初期値“０”となっている場合には、疑似乱数発生
回路１５は乱数発生を開始不可能である。ＮＡＮＤゲー
ト２０は、このような時に“１”信号を自動的に発生す
ることにより乱数発生動作を自動的にスタートできるよ
うにしたものである。
【００２１】モード切り換え回路２２は、モード切り換
え信号端子２３に“Ｈ”（＝“１”）または“Ｌ”（＝
“０”）信号を与えることにより疑似乱数発生回路１５
とＳ／Ｐ変換回路４の切り換えを行なうものである。こ
のモード切り換え回路２２は、２つのＡＮＤゲート２
４，２５およびＯＲゲート２６から構成されており、前
記疑似乱数発生用デコード回路１８のＯＲゲート２１の
出力は、第１のＡＮＤゲート２４の一方の入力に接続さ
れている。この第１のＡＮＤゲート２４の他方の入力に
は、モード切り換え信号端子２３のモード切り換え指令
信号が接続されている。第２のＡＮＤゲート２５の一方
の入力には、モード切り換え信号端子２３のモード切り
換え指令信号が反転入力され、また他方の入力にはＡ／
Ｄ変換器１（図２参照）からシリアルオーディオ信号デ
ータが入力される。ＡＮＤゲート２４，２５の出力は、
ＯＲゲート２６を介してシフトレジスタ１６のビットＤ
23位置に入力されている。
え信号端子２３に“Ｈ”（＝“１”）または“Ｌ”（＝
“０”）信号を与えることにより疑似乱数発生回路１５
とＳ／Ｐ変換回路４の切り換えを行なうものである。こ
のモード切り換え回路２２は、２つのＡＮＤゲート２
４，２５およびＯＲゲート２６から構成されており、前
記疑似乱数発生用デコード回路１８のＯＲゲート２１の
出力は、第１のＡＮＤゲート２４の一方の入力に接続さ
れている。この第１のＡＮＤゲート２４の他方の入力に
は、モード切り換え信号端子２３のモード切り換え指令
信号が接続されている。第２のＡＮＤゲート２５の一方
の入力には、モード切り換え信号端子２３のモード切り
換え指令信号が反転入力され、また他方の入力にはＡ／
Ｄ変換器１（図２参照）からシリアルオーディオ信号デ
ータが入力される。ＡＮＤゲート２４，２５の出力は、
ＯＲゲート２６を介してシフトレジスタ１６のビットＤ
23位置に入力されている。
【００２２】前記実施例の動作を説明する。モード切り
換え信号端子２３にモード切り換え信号“Ｌ”が与えら
れた場合、モード切り換え回路２２の第１のＡＮＤゲー
ト２４はゲートＯＦＦ、また第２のＡＮＤゲート２５は
ゲートＯＮとなる。したがって、モード切り換え信号
“Ｌ”が与えられた場合にはＳ／Ｐ変換回路４が選択さ
れ、第２のＡＮＤゲート２５の他方の入力から供給され
るシリアルオーディオ信号データがＡＮＤゲート２５，
ＯＲゲート２６を通じてシフトレジスタ１６へ入力され
る。
換え信号端子２３にモード切り換え信号“Ｌ”が与えら
れた場合、モード切り換え回路２２の第１のＡＮＤゲー
ト２４はゲートＯＦＦ、また第２のＡＮＤゲート２５は
ゲートＯＮとなる。したがって、モード切り換え信号
“Ｌ”が与えられた場合にはＳ／Ｐ変換回路４が選択さ
れ、第２のＡＮＤゲート２５の他方の入力から供給され
るシリアルオーディオ信号データがＡＮＤゲート２５，
ＯＲゲート２６を通じてシフトレジスタ１６へ入力され
る。
【００２３】シフトレジスタ１６は、このシリアルオー
ディオ信号データの各ビットをクロックに同期して右方
へ１ビットづつシフトしながら入力する。そして、２４
ビット構成になる１個のシリアルオーディオ信号データ
を入力終了した時点で各ビットＤ23〜Ｄ0 の値をラッチ
回路１７へ転送し、２４ビット構成のパラレルオーディ
オ信号データに変換し、データバス６へ供給する。以上
の動作をＡ／Ｄ変換器１から送られてくる各シリアルオ
ーディオ信号データについて繰り返し実行することによ
り、シリアルオーディオ信号データをパラレルオーディ
オ信号データに変換する。
ディオ信号データの各ビットをクロックに同期して右方
へ１ビットづつシフトしながら入力する。そして、２４
ビット構成になる１個のシリアルオーディオ信号データ
を入力終了した時点で各ビットＤ23〜Ｄ0 の値をラッチ
回路１７へ転送し、２４ビット構成のパラレルオーディ
オ信号データに変換し、データバス６へ供給する。以上
の動作をＡ／Ｄ変換器１から送られてくる各シリアルオ
ーディオ信号データについて繰り返し実行することによ
り、シリアルオーディオ信号データをパラレルオーディ
オ信号データに変換する。
【００２４】一方、モード切り換え信号端子２３にモー
ド切り換え信号“Ｈ”が与えられた場合、モード切り換
え回路２２の第１のＡＮＤゲート２４はゲートＯＮ、ま
た第２のＡＮＤゲート２５はゲートＯＦＦとなる。した
がって、モード切り換え信号“Ｈ”が与えられた場合に
は疑似乱数発生回路１５が選択され、疑似乱数発生用デ
コード回路１８のＯＲゲート２１の出力が第１のＡＮＤ
ゲート２４、ＯＲゲート２６を通じてシフトレジスタ１
６へ入力され、疑似乱数符号すなわちホワイトノイズの
生成が開始される。
ド切り換え信号“Ｈ”が与えられた場合、モード切り換
え回路２２の第１のＡＮＤゲート２４はゲートＯＮ、ま
た第２のＡＮＤゲート２５はゲートＯＦＦとなる。した
がって、モード切り換え信号“Ｈ”が与えられた場合に
は疑似乱数発生回路１５が選択され、疑似乱数発生用デ
コード回路１８のＯＲゲート２１の出力が第１のＡＮＤ
ゲート２４、ＯＲゲート２６を通じてシフトレジスタ１
６へ入力され、疑似乱数符号すなわちホワイトノイズの
生成が開始される。
【００２５】ところで、シフトレジスタ１６の全ビット
が“０”の場合、疑似乱数の生成動作を開始することが
できない。通常、疑似乱数符号の生成開始に際しては、
シフトレジスタ１６に初期リセットがかけられるため、
シフトレジスタ１６の各ビットＤ23〜Ｄ0 の初期値はオ
ール“０”となっている。したがって、このままでは疑
似乱数の生成動作の開始は不可能である。
が“０”の場合、疑似乱数の生成動作を開始することが
できない。通常、疑似乱数符号の生成開始に際しては、
シフトレジスタ１６に初期リセットがかけられるため、
シフトレジスタ１６の各ビットＤ23〜Ｄ0 の初期値はオ
ール“０”となっている。したがって、このままでは疑
似乱数の生成動作の開始は不可能である。
【００２６】しかし、図１の実施例の場合、疑似乱数発
生用デコード回路８には、シフトレジスタ１６の全ビッ
ト“０”を検出するＮＡＮＤゲート２０が付設されてお
り、疑似乱数符号の生成開始と同時にシフトレジスタ１
６のオール“０”を検出して出力“１”を発生し、ＯＲ
ゲート２１，ＡＮＤゲート２４，ＯＲゲート２６を介し
て、この“１”信号をシフトレジスタ１６に入力する。
これにより、図示の疑似乱数発生回路１５は疑似乱数の
生成動作を自動的に開始する。シフトレジスタ１６はク
ロックに同期して、前記“１”信号をシフトし、ビット
Ｄ0,Ｄ1 の値をＥＸＯＲゲート１９を通じて再びビット
Ｄ23側へ戻し、Ｍ系列の疑似乱数符号を生成する。
生用デコード回路８には、シフトレジスタ１６の全ビッ
ト“０”を検出するＮＡＮＤゲート２０が付設されてお
り、疑似乱数符号の生成開始と同時にシフトレジスタ１
６のオール“０”を検出して出力“１”を発生し、ＯＲ
ゲート２１，ＡＮＤゲート２４，ＯＲゲート２６を介し
て、この“１”信号をシフトレジスタ１６に入力する。
これにより、図示の疑似乱数発生回路１５は疑似乱数の
生成動作を自動的に開始する。シフトレジスタ１６はク
ロックに同期して、前記“１”信号をシフトし、ビット
Ｄ0,Ｄ1 の値をＥＸＯＲゲート１９を通じて再びビット
Ｄ23側へ戻し、Ｍ系列の疑似乱数符号を生成する。
【００２７】前記のようにして疑似乱数発生回路１５で
疑似乱数符号が生成開始されと、各クロック毎に２４ビ
ット構成の疑似乱数符号がシフトレジスタ１６からラッ
チ回路１７へ転送され、この疑似乱数符号がデータバス
６を通じてホワイトノイズ信号として出力される。
疑似乱数符号が生成開始されと、各クロック毎に２４ビ
ット構成の疑似乱数符号がシフトレジスタ１６からラッ
チ回路１７へ転送され、この疑似乱数符号がデータバス
６を通じてホワイトノイズ信号として出力される。
【００２８】
【発明の効果】以上述べたところから明らかなように、
本発明の疑似乱数発生回路によるときは、入出力インタ
ーフェース内のシリアル／パラレル変換回路のシフトレ
ジスタをホワイトノイズ発生用の疑似乱数発生回路のシ
フトレジスタとして共用したので、疑似乱数発生回路専
用のシフトレジスタを不要とすることができ、その分だ
け疑似乱数発生回路を小型化することができ、ＤＳＰを
さらに小型化することが可能となる。
本発明の疑似乱数発生回路によるときは、入出力インタ
ーフェース内のシリアル／パラレル変換回路のシフトレ
ジスタをホワイトノイズ発生用の疑似乱数発生回路のシ
フトレジスタとして共用したので、疑似乱数発生回路専
用のシフトレジスタを不要とすることができ、その分だ
け疑似乱数発生回路を小型化することができ、ＤＳＰを
さらに小型化することが可能となる。
【図１】本発明になる疑似乱数発生回路の１実施例のブ
ロック図である。
ロック図である。
【図２】ＤＳＰの構成を示す図である。
２ ディジタル信号プロセッサ（ＤＳＰ） ３ 入出力インターフェース ４ シリアル／パラレル変換回路（Ｓ／Ｐ変換回路） ６ データバス １５ 疑似乱数発生回路 １６ シフトレジスタ １７ ラッチ回路 １８ 疑似乱数発生用デコード回路 ２２ モード切り換え回路 ２３ モード切り換え信号端子
Claims (1)
- 【請求項１】 入出力インターフェース内にシリアル信
号データをパラレル信号データに変換するシリアル／パ
ラレル変換回路を備えたディジタル信号プロセッサにお
いて、 前記シリアル／パラレル変換回路のシフトレジスタをホ
ワイトノイズ発生用の疑似乱数発生回路のシフトレジス
タとして共用したことを特徴とするディジタル信号プロ
セッサの疑似乱数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335259A JPH05165609A (ja) | 1991-12-18 | 1991-12-18 | ディジタル信号プロセッサの疑似乱数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335259A JPH05165609A (ja) | 1991-12-18 | 1991-12-18 | ディジタル信号プロセッサの疑似乱数発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165609A true JPH05165609A (ja) | 1993-07-02 |
Family
ID=18286524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3335259A Withdrawn JPH05165609A (ja) | 1991-12-18 | 1991-12-18 | ディジタル信号プロセッサの疑似乱数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165609A (ja) |
-
1991
- 1991-12-18 JP JP3335259A patent/JPH05165609A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |