JPH0679315B2 - ディジタル信号プロセッサ - Google Patents
ディジタル信号プロセッサInfo
- Publication number
- JPH0679315B2 JPH0679315B2 JP11274690A JP11274690A JPH0679315B2 JP H0679315 B2 JPH0679315 B2 JP H0679315B2 JP 11274690 A JP11274690 A JP 11274690A JP 11274690 A JP11274690 A JP 11274690A JP H0679315 B2 JPH0679315 B2 JP H0679315B2
- Authority
- JP
- Japan
- Prior art keywords
- signal data
- multiplier
- data
- coefficient data
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Complex Calculations (AREA)
Description
【発明の詳細な説明】 背景技術 本発明はディジタル信号プロセッサ（以下、DSPと称す
る）に関する。
る）に関する。
背景技術 家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号処理装置が公知
であり、例えば特開昭64−72615号公報に示されてい
る。このようなオーディオ信号処理装置は、チューナ等
のオーディオ信号源から出力されたオーディオ信号をデ
ィジタル演算処理することにより音場制御を施すDSPが
設けられている。DSPは四則演算等の演算処理を行なう
演算部、該演算部に供給されるディジタルオーディオ信
号データを記憶するデータRAMやそのオーディオ信号デ
ータに乗算させるディジタル係数信号データ（以下、単
に係数データとする）を記憶する係数RAM等のメモリを
備えている。DSP内では予め定められたプログラムに従
って各メモリ間及びメモリから演算部へ信号データを転
送して信号データの演算処理を高速で繰り返し行なうこ
とができるように構成されている。またプログラムはDS
P内のRAM等の書き換え可能なプログラムメモリに書き込
まれており、操作により音場モードが切り換えられる毎
にDSP外のマイクロコンピュータによりプログラムが変
更される。すなわちプログラムを変更することによりあ
らゆる音響空間を作り出せるのである。
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号処理装置が公知
であり、例えば特開昭64−72615号公報に示されてい
る。このようなオーディオ信号処理装置は、チューナ等
のオーディオ信号源から出力されたオーディオ信号をデ
ィジタル演算処理することにより音場制御を施すDSPが
設けられている。DSPは四則演算等の演算処理を行なう
演算部、該演算部に供給されるディジタルオーディオ信
号データを記憶するデータRAMやそのオーディオ信号デ
ータに乗算させるディジタル係数信号データ（以下、単
に係数データとする）を記憶する係数RAM等のメモリを
備えている。DSP内では予め定められたプログラムに従
って各メモリ間及びメモリから演算部へ信号データを転
送して信号データの演算処理を高速で繰り返し行なうこ
とができるように構成されている。またプログラムはDS
P内のRAM等の書き換え可能なプログラムメモリに書き込
まれており、操作により音場モードが切り換えられる毎
にDSP外のマイクロコンピュータによりプログラムが変
更される。すなわちプログラムを変更することによりあ
らゆる音響空間を作り出せるのである。
従来のDSPにおいては、第２図に示すように、バッファ
メモリ１及び２、乗算器３、ALU4及びアキュームレータ
５が備えられている。また、入力されたディジタル信号
データを記憶する信号データRAM6及び複数の係数データ
を記憶する係数データRAM7が備えられている。演算時に
は信号データRAM6からは信号データが読み出されてバッ
ファメモリ１にバス８を介して供給されて保持され、係
数データRAM7からは係数データが所定のタイミングで順
次読み出されてバッファメモリ２に供給されて保持され
る。バッファメモリ1,2に保持されたデータが示す値は
乗算器３によって乗算される。乗算器３による乗算結果
はALU4によりアキュームレータ５に保持された値と加算
されてアキュームレータ５に保持される。このALU4及び
アキュームレータ５が累算手段を形成している。また、
アキュームレータ５の保持出力はバス８を介してバッフ
ァメモリ１及び信号データRAM6に接続され、保持データ
が転送されるようになっている。
メモリ１及び２、乗算器３、ALU4及びアキュームレータ
５が備えられている。また、入力されたディジタル信号
データを記憶する信号データRAM6及び複数の係数データ
を記憶する係数データRAM7が備えられている。演算時に
は信号データRAM6からは信号データが読み出されてバッ
ファメモリ１にバス８を介して供給されて保持され、係
数データRAM7からは係数データが所定のタイミングで順
次読み出されてバッファメモリ２に供給されて保持され
る。バッファメモリ1,2に保持されたデータが示す値は
乗算器３によって乗算される。乗算器３による乗算結果
はALU4によりアキュームレータ５に保持された値と加算
されてアキュームレータ５に保持される。このALU4及び
アキュームレータ５が累算手段を形成している。また、
アキュームレータ５の保持出力はバス８を介してバッフ
ァメモリ１及び信号データRAM6に接続され、保持データ
が転送されるようになっている。
このような従来のDSPにおいて、２つの係数データ値を
信号データ値に乗算して累算する演算 を行なう場合がある。なお、anはプログラムの進行に従
って変化する係数、bnは固定係数である。この場合に
は、先ず、a1x1が乗算器３にて算出され、算出されたa1
x1はALU4、アキュームレータ５、そしてバス８を介して
バッファメモリ１に転送され、a1x1b1が乗算器３にて算
出される。このときALU4は乗算器３による乗算結果に０
を加算するという演算を行なう。算出されたa1b1x1はア
キュームレータ５に保持される。次に、a2x2が乗算器３
にて算出され、算出されたa2x2はALU4、アキュームレー
タ５、そしてバス８を介してバッファメモリ１に転送さ
れ、a2x2b2が乗算器３にて算出される。ALU4において保
持されたa1b1x1と算出されたa2b2x2とがALU4にて加算さ
れてアキュームレータ５に保持される。このような動作
を繰り返すことにより が算出されるのである。
信号データ値に乗算して累算する演算 を行なう場合がある。なお、anはプログラムの進行に従
って変化する係数、bnは固定係数である。この場合に
は、先ず、a1x1が乗算器３にて算出され、算出されたa1
x1はALU4、アキュームレータ５、そしてバス８を介して
バッファメモリ１に転送され、a1x1b1が乗算器３にて算
出される。このときALU4は乗算器３による乗算結果に０
を加算するという演算を行なう。算出されたa1b1x1はア
キュームレータ５に保持される。次に、a2x2が乗算器３
にて算出され、算出されたa2x2はALU4、アキュームレー
タ５、そしてバス８を介してバッファメモリ１に転送さ
れ、a2x2b2が乗算器３にて算出される。ALU4において保
持されたa1b1x1と算出されたa2b2x2とがALU4にて加算さ
れてアキュームレータ５に保持される。このような動作
を繰り返すことにより が算出されるのである。
しかしながら、かかる従来のDSPにおいては、 の如く複数の係数を信号データ値に乗算する演算の場合
にはプログラムのステップ数が多くなり、処理時間が掛
かるという問題点があった。
にはプログラムのステップ数が多くなり、処理時間が掛
かるという問題点があった。
発明の概要 ［発明の目的］ 本発明の目的は、複数の係数を信号データ値に乗算する
演算の場合には処理時間の短縮化を図ることができるDS
Pを提供することである。
演算の場合には処理時間の短縮化を図ることができるDS
Pを提供することである。
［発明の構成］ 本発明のDSPは、２つのディジタル信号データの値を乗
算するディジタル乗算手段及び該乗算手段の出力値を累
算するディジタル累算手段から各々なる第１及び第２演
算部を備えたディジタル信号プロセッサであり、第２演
算部の乗算手段の出力が第１演算部の乗算手段のの一方
のディジタル信号データの入力に接続されていることを
特徴としている。
算するディジタル乗算手段及び該乗算手段の出力値を累
算するディジタル累算手段から各々なる第１及び第２演
算部を備えたディジタル信号プロセッサであり、第２演
算部の乗算手段の出力が第１演算部の乗算手段のの一方
のディジタル信号データの入力に接続されていることを
特徴としている。
実施例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。
る。
第１図に示した本発明の一実施例たるDSPにおいて、２
つの演算部が備えられている。第１演算部はバッファメ
モリ11,12、乗算器13、ALU14及びアキュームレータ15か
らなる。バッファメモリ11,12の出力は乗算器13に各々
接続されている。乗算器13の出力はALU14の一方の入力
に接続され、ALU14の出力はアキュームレータ15に接続
されている。アキュームレータ15は２つの出力を有し、
一方の出力はALU14の一方の入力に接続され、他方の出
力はバス10に接続されている。なお、バッファメモリ12
は３つの入力を有している。
つの演算部が備えられている。第１演算部はバッファメ
モリ11,12、乗算器13、ALU14及びアキュームレータ15か
らなる。バッファメモリ11,12の出力は乗算器13に各々
接続されている。乗算器13の出力はALU14の一方の入力
に接続され、ALU14の出力はアキュームレータ15に接続
されている。アキュームレータ15は２つの出力を有し、
一方の出力はALU14の一方の入力に接続され、他方の出
力はバス10に接続されている。なお、バッファメモリ12
は３つの入力を有している。
また、第２演算部はバッファメモリ16,17、乗算器18、A
LU19及びアキュームレータ20からなり、第１演算部と同
様に構成されている。しかしながら、第２演算部の乗算
器18は２つの出力を有し、一方の出力はALU19の一方の
入力に接続され、他方の出力はバッファメモリ12の１の
入力に接続されている。
LU19及びアキュームレータ20からなり、第１演算部と同
様に構成されている。しかしながら、第２演算部の乗算
器18は２つの出力を有し、一方の出力はALU19の一方の
入力に接続され、他方の出力はバッファメモリ12の１の
入力に接続されている。
係数データRAM21には係数データb1,b2,……bnが記憶さ
れ、係数データRAM21の出力はバッファメモリ11に接続
されている。信号データRAM22はバッファメモリ12の他
方の入力に接続されている。また、係数データRAM23に
は係数データa1,a2,……anが記憶され、係数データRAM2
3の出力はバッファメモリ16に接続されている。信号デ
ータRAM24はバッファメモリ17に接続されている。信号R
AM21,24及びバッファメモリ12,17はバス10にも接続され
ている。
れ、係数データRAM21の出力はバッファメモリ11に接続
されている。信号データRAM22はバッファメモリ12の他
方の入力に接続されている。また、係数データRAM23に
は係数データa1,a2,……anが記憶され、係数データRAM2
3の出力はバッファメモリ16に接続されている。信号デ
ータRAM24はバッファメモリ17に接続されている。信号R
AM21,24及びバッファメモリ12,17はバス10にも接続され
ている。
なお、バッファメモリ12の３つの入力、バッファメモリ
の２つの入力、乗算器18やアキュームレータ15及び20の
２つの出力、信号データRAM22,24の２つの出力は選択的
にいずれか一方が有効となるものである。これらは例え
ば、複数の３ステートバッファ等からなる切替回路によ
り構成される。
の２つの入力、乗算器18やアキュームレータ15及び20の
２つの出力、信号データRAM22,24の２つの出力は選択的
にいずれか一方が有効となるものである。これらは例え
ば、複数の３ステートバッファ等からなる切替回路によ
り構成される。
RAM21及び23からの係数データの読み出し動作、RAM22及
び24からの信号データの読み出し動作、ALU14,19の演算
動作、アキュームレータ15,20の保持データの出力選択
動作、乗算器18の出力選択動作等の動作はDSP内のシー
ケンスコントローラ（図示せず）によって制御される。
シーケンスコントローラはDSP内のプログラムメモリ
（図示せず）に書き込まれたプログラムに従って動作す
る。
び24からの信号データの読み出し動作、ALU14,19の演算
動作、アキュームレータ15,20の保持データの出力選択
動作、乗算器18の出力選択動作等の動作はDSP内のシー
ケンスコントローラ（図示せず）によって制御される。
シーケンスコントローラはDSP内のプログラムメモリ
（図示せず）に書き込まれたプログラムに従って動作す
る。
かかる構成を有するDSPにおいては、外部から供給され
たオーディオ信号データxnは信号データRAM24の所定の
領域に書き込まれる。２つの係数データ値を信号データ
値に乗算して累算する演算 を行なう場合には、先ず、第１ステップにおいては、信
号データRAM24から信号データx1が読み出されてバッフ
ァメモリ17に供給される。一方、バッファメモリ16には
係数データRAM23から係数データa1が読み出されて供給
される。よって、乗算器18は信号データx1と係数データ
a1との値を乗算する。乗算器18による乗算結果の値x1a1
は第１ステップより１ステップ後の第２ステップにおい
て他方の出力からバッファメモリ12に供給される。この
第２ステップにおいてバッファメモリ11には係数データ
RAM21から係数データb1が読み出されて供給される。よ
って、乗算器13はx1a1と係数データ値b1とを乗算する。
乗算器13による乗算結果の値a1b1x1は第３ステップにお
いてALU14を介してアキュームレータ15に保持される。
たオーディオ信号データxnは信号データRAM24の所定の
領域に書き込まれる。２つの係数データ値を信号データ
値に乗算して累算する演算 を行なう場合には、先ず、第１ステップにおいては、信
号データRAM24から信号データx1が読み出されてバッフ
ァメモリ17に供給される。一方、バッファメモリ16には
係数データRAM23から係数データa1が読み出されて供給
される。よって、乗算器18は信号データx1と係数データ
a1との値を乗算する。乗算器18による乗算結果の値x1a1
は第１ステップより１ステップ後の第２ステップにおい
て他方の出力からバッファメモリ12に供給される。この
第２ステップにおいてバッファメモリ11には係数データ
RAM21から係数データb1が読み出されて供給される。よ
って、乗算器13はx1a1と係数データ値b1とを乗算する。
乗算器13による乗算結果の値a1b1x1は第３ステップにお
いてALU14を介してアキュームレータ15に保持される。
また、第２ステップにおいて信号データRAM24から信号
データx2が読み出されてバッファメモリ17に供給され
る。一方、バッファメモリ16には係数データRAM23から
係数データa2が読み出されて供給される。なお、信号デ
ータ及び係数データの読み出しはステップ毎に順次行な
われる故、x2及びa2の読み出しはx1及びa1の読み出しス
テップの次のステップで行なわれる。乗算器18は信号デ
ータ値x2と係数データ値a2とを乗算する。この乗算器18
による乗算結果の値x2a2は第３ステップにおいて他方の
出力からバッファメモリ12に供給される。この第３ステ
ップにおいてバッファメモリ11には係数データRAM21か
ら係数データb2が読み出されて供給される。よって、乗
算器13はx2a2と係数データ値b2とを乗算する。乗算器13
による乗算結果の値a2b2x2はALU14の他方の入力に供給
される。この供給に同期してアキュームレータ15に保持
されているデータ値a1b1x1がALU14の一方の入力に供給
される。よって、第４ステップにおいてALU14はa1b1x1
＋a2b2x2の累算を行ない、この累算結果の値はアキュー
ムレータ15に保持される。このような動作を繰り返すこ
とにより が算出されるのである。例えば、ｎ＝６の場合には第８
ステップでその累算結果の値 はアキュームレータ15に保持される。なお、係数データ
RAM23からは第１ステップから係数データa1,a2……anが
順番にステップ毎に読み出され、係数データRAM21から
は第２ステップから係数データb1,b2……bnが順番にス
テップ毎に読み出される。
データx2が読み出されてバッファメモリ17に供給され
る。一方、バッファメモリ16には係数データRAM23から
係数データa2が読み出されて供給される。なお、信号デ
ータ及び係数データの読み出しはステップ毎に順次行な
われる故、x2及びa2の読み出しはx1及びa1の読み出しス
テップの次のステップで行なわれる。乗算器18は信号デ
ータ値x2と係数データ値a2とを乗算する。この乗算器18
による乗算結果の値x2a2は第３ステップにおいて他方の
出力からバッファメモリ12に供給される。この第３ステ
ップにおいてバッファメモリ11には係数データRAM21か
ら係数データb2が読み出されて供給される。よって、乗
算器13はx2a2と係数データ値b2とを乗算する。乗算器13
による乗算結果の値a2b2x2はALU14の他方の入力に供給
される。この供給に同期してアキュームレータ15に保持
されているデータ値a1b1x1がALU14の一方の入力に供給
される。よって、第４ステップにおいてALU14はa1b1x1
＋a2b2x2の累算を行ない、この累算結果の値はアキュー
ムレータ15に保持される。このような動作を繰り返すこ
とにより が算出されるのである。例えば、ｎ＝６の場合には第８
ステップでその累算結果の値 はアキュームレータ15に保持される。なお、係数データ
RAM23からは第１ステップから係数データa1,a2……anが
順番にステップ毎に読み出され、係数データRAM21から
は第２ステップから係数データb1,b2……bnが順番にス
テップ毎に読み出される。
なお、上記した実施例においては、 の算出について説明したが、これに限定されるものでは
なく、他の算出の場合にも本発明を適用することができ
る。
なく、他の算出の場合にも本発明を適用することができ
る。
発明の効果 以上の如く、本発明によるDSPにおいては、２つのディ
ジタル信号データの値を乗算するディジタル乗算手段及
び該乗算手段の出力値を累算するディジタル累算手段か
ら各々なる第１及び第２演算部が備えられ、第２演算部
の乗算手段の出力が第１演算部の乗算手段の一方のディ
ジタル信号データの入力に接続されている。よって、 の如く複数の係数を信号データ値に乗算する演算の場合
には、演算途中で累算手段の出力からバスを介して途中
結果データを乗算手段に転送する必要がなく、またディ
ジタル信号データとしての信号データや係数データをメ
モリから毎ステップ読み出して効率良いデータ処理が可
能となるので、プログラムのステップ数を従来より少な
くさせることができ、これにより処理時間の短縮化を図
ることができる。
ジタル信号データの値を乗算するディジタル乗算手段及
び該乗算手段の出力値を累算するディジタル累算手段か
ら各々なる第１及び第２演算部が備えられ、第２演算部
の乗算手段の出力が第１演算部の乗算手段の一方のディ
ジタル信号データの入力に接続されている。よって、 の如く複数の係数を信号データ値に乗算する演算の場合
には、演算途中で累算手段の出力からバスを介して途中
結果データを乗算手段に転送する必要がなく、またディ
ジタル信号データとしての信号データや係数データをメ
モリから毎ステップ読み出して効率良いデータ処理が可
能となるので、プログラムのステップ数を従来より少な
くさせることができ、これにより処理時間の短縮化を図
ることができる。
第１図は本発明の実施例を示すブロック図、第２図は従
来のDSPの構成を示す図である。 主要部分の符号の説明 3,13,18……乗算器 4,14,19……ALU 5,15,20……アキュームレータ
来のDSPの構成を示す図である。 主要部分の符号の説明 3,13,18……乗算器 4,14,19……ALU 5,15,20……アキュームレータ
Claims (1)
- 【請求項１】２つのディジタル信号データの値を乗算す
るディジタル乗算手段及び前記乗算手段の出力値を累算
するディジタル累算手段から各々なる第１及び第２演算
部を備えたディジタル信号プロセッサであって、前記第
２演算部の乗算手段の出力が前記第１演算部の乗算手段
の一方のディジタル信号データの入力に接続されている
ことを特徴とするディジタル信号プロセッサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11274690A JPH0679315B2 (ja) | 1990-04-27 | 1990-04-27 | ディジタル信号プロセッサ |
| GB9022567A GB2243469B (en) | 1990-04-27 | 1990-10-17 | Digital signal processor |
| DE19904036995 DE4036995A1 (de) | 1990-04-27 | 1990-11-20 | Digitaler signalprozessor |
| US07/844,991 US5179531A (en) | 1990-04-27 | 1992-03-02 | Accelerated digital signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11274690A JPH0679315B2 (ja) | 1990-04-27 | 1990-04-27 | ディジタル信号プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410055A JPH0410055A (ja) | 1992-01-14 |
| JPH0679315B2 true JPH0679315B2 (ja) | 1994-10-05 |
Family
ID=14594517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11274690A Expired - Lifetime JPH0679315B2 (ja) | 1990-04-27 | 1990-04-27 | ディジタル信号プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0679315B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3546437B2 (ja) * | 1993-03-31 | 2004-07-28 | ソニー株式会社 | 適応形ビデオ信号演算処理装置 |
-
1990
- 1990-04-27 JP JP11274690A patent/JPH0679315B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410055A (ja) | 1992-01-14 |
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