JPH05165683A - 制御装置の異常処理回路 - Google Patents
制御装置の異常処理回路Info
- Publication number
- JPH05165683A JPH05165683A JP3351891A JP35189191A JPH05165683A JP H05165683 A JPH05165683 A JP H05165683A JP 3351891 A JP3351891 A JP 3351891A JP 35189191 A JP35189191 A JP 35189191A JP H05165683 A JPH05165683 A JP H05165683A
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- JP
- Japan
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- microcomputer
- runaway
- ram
- circuit
- abnormality processing
- Prior art date
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- Pending
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- 230000005856 abnormality Effects 0.000 title claims abstract description 18
- 238000001514 detection method Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 マイクロコンピュータの暴走の情報を、既に
ＲＡＭに格納されたデータを破壊することなく、ＲＡＭ
に格納してマイクロコンピュータの異常処理を行う。 【構成】 マイクロコンピュータ１によって制御動作が
実行される制御装置の異常処理回路において、マイクロ
コンピュータ１の暴走時の暴走検出信号でマイクロコン
ピュータ１をリセットするとともに、遅延回路５で前記
リセットが完了するのに要する程度の時間だけ遅延させ
て前記マイクロコンピュータ１に割込み処理を行わせ、
この割込み処理によって前記マイクロコンピュータ１か
ら暴走の情報とＲＡＭアクティブ信号とを送出し、前記
暴走検出信号とＲＡＭアクティブ信号とを論理和回路６
を介してＲＡＭ３のチップセレクト端子に入力し、暴走
の情報をＲＡＭ３の所定の番地に格納する。 【効果】 マイクロコンピュータの暴走の情報を、既に
ＲＡＭに格納されたデータを破壊することなくＲＡＭに
格納することができ、暴走の情報を再びマイクロコンピ
ュータに読み出して異常処理を行うことができる。
ＲＡＭに格納されたデータを破壊することなく、ＲＡＭ
に格納してマイクロコンピュータの異常処理を行う。 【構成】 マイクロコンピュータ１によって制御動作が
実行される制御装置の異常処理回路において、マイクロ
コンピュータ１の暴走時の暴走検出信号でマイクロコン
ピュータ１をリセットするとともに、遅延回路５で前記
リセットが完了するのに要する程度の時間だけ遅延させ
て前記マイクロコンピュータ１に割込み処理を行わせ、
この割込み処理によって前記マイクロコンピュータ１か
ら暴走の情報とＲＡＭアクティブ信号とを送出し、前記
暴走検出信号とＲＡＭアクティブ信号とを論理和回路６
を介してＲＡＭ３のチップセレクト端子に入力し、暴走
の情報をＲＡＭ３の所定の番地に格納する。 【効果】 マイクロコンピュータの暴走の情報を、既に
ＲＡＭに格納されたデータを破壊することなくＲＡＭに
格納することができ、暴走の情報を再びマイクロコンピ
ュータに読み出して異常処理を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は制御装置の異常処理回路
に関するもので、さらに詳しく言えば、マイクロコンピ
ュータを内蔵し、このマイクロコンピュータによって制
御動作が実行される制御装置において、前記マイクロコ
ンピュータの暴走を検出し、その情報をＲＡＭに格納し
て処理できるようにした異常処理回路に関するものであ
る。
に関するもので、さらに詳しく言えば、マイクロコンピ
ュータを内蔵し、このマイクロコンピュータによって制
御動作が実行される制御装置において、前記マイクロコ
ンピュータの暴走を検出し、その情報をＲＡＭに格納し
て処理できるようにした異常処理回路に関するものであ
る。
【０００２】
【従来の技術】近年、マイクロコンピュータを内蔵した
機器が普及し、種々の制御がマイクロコンピュータによ
って行われるようになってきている。
機器が普及し、種々の制御がマイクロコンピュータによ
って行われるようになってきている。
【０００３】このような機器では、マイクロコンピュー
タを安定に動作させる必要があるため、マイクロコンピ
ュータの暴走時の暴走検出信号によってマイクロコンピ
ュータをリセットするように構成されている。
タを安定に動作させる必要があるため、マイクロコンピ
ュータの暴走時の暴走検出信号によってマイクロコンピ
ュータをリセットするように構成されている。
【０００４】上記した従来の制御装置の異常処理回路を
図２により説明する。
図２により説明する。
【０００５】図２において、１は機器に内蔵されたマイ
クロコンピュータで、その暴走を検出して暴走検出信号
を送出する暴走検出回路２が設けられ、前記暴走検出信
号を前記マイクロコンピュータ１に入力してこれをリセ
ットするものである。
クロコンピュータで、その暴走を検出して暴走検出信号
を送出する暴走検出回路２が設けられ、前記暴走検出信
号を前記マイクロコンピュータ１に入力してこれをリセ
ットするものである。
【０００６】また、特願平３−１６７５６１号には、図
３のような制御装置の異常処理回路が記載されている。
３のような制御装置の異常処理回路が記載されている。
【０００７】図３において、５は遅延回路で、暴走検出
回路２からの暴走検出信号を前記遅延回路５で遅延させ
てマイクロコンピュータ１に入力し、マイクロコンピュ
ータ１に割込み処理を実行させ、この割込み処理によっ
て前記暴走の情報をＲＡＭに格納するものである。
回路２からの暴走検出信号を前記遅延回路５で遅延させ
てマイクロコンピュータ１に入力し、マイクロコンピュ
ータ１に割込み処理を実行させ、この割込み処理によっ
て前記暴走の情報をＲＡＭに格納するものである。
【０００８】
【発明が解決しようとする課題】上記した図２の制御装
置の異常処理回路では、暴走検出信号によってマイクロ
コンピュータ１のリセットは行われるが、暴走の情報を
ＲＡＭ３に格納し、再びマイクロコンピュータ１に読み
出して異常処理を行うことができないという問題があっ
た。なお、４は前記ＲＡＭ３に格納された情報を保持す
るためのバックアップ電源である。
置の異常処理回路では、暴走検出信号によってマイクロ
コンピュータ１のリセットは行われるが、暴走の情報を
ＲＡＭ３に格納し、再びマイクロコンピュータ１に読み
出して異常処理を行うことができないという問題があっ
た。なお、４は前記ＲＡＭ３に格納された情報を保持す
るためのバックアップ電源である。
【０００９】また、図３の制御装置の異常処理回路で
は、暴走の情報をＲＡＭ３に格納することはできるが、
マイクロコンピュータ１の暴走によってＲＡＭ３に既に
格納されているデータが破壊されるという危険性を有し
ていた。
は、暴走の情報をＲＡＭ３に格納することはできるが、
マイクロコンピュータ１の暴走によってＲＡＭ３に既に
格納されているデータが破壊されるという危険性を有し
ていた。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、マイクロコンピュータを内蔵し、このマ
イクロコンピュータによって制御動作が実行される制御
装置の異常処理回路において、前記マイクロコンピュー
タの暴走時に暴走検出信号を送出する暴走検出回路と、
前記暴走検出信号を遅延させる遅延回路とを設け、前記
暴走検出信号によって前記マイクロコンピュータをリセ
ットするとともに、前記遅延回路を介して前記マイクロ
コンピュータに割込み処理を実行させ、この割込み処理
によって前記マイクロコンピュータから暴走の情報とＲ
ＡＭアクティブ信号とを送出させ、このＲＡＭアクティ
ブ信号と前記暴走検出信号とを論理和回路を介してＲＡ
Ｍのチップセレクト端子に入力し、前記暴走の情報をＲ
ＡＭに格納してマイクロコンピュータの異常処理を行う
ことを特徴とするものである。
め、本発明は、マイクロコンピュータを内蔵し、このマ
イクロコンピュータによって制御動作が実行される制御
装置の異常処理回路において、前記マイクロコンピュー
タの暴走時に暴走検出信号を送出する暴走検出回路と、
前記暴走検出信号を遅延させる遅延回路とを設け、前記
暴走検出信号によって前記マイクロコンピュータをリセ
ットするとともに、前記遅延回路を介して前記マイクロ
コンピュータに割込み処理を実行させ、この割込み処理
によって前記マイクロコンピュータから暴走の情報とＲ
ＡＭアクティブ信号とを送出させ、このＲＡＭアクティ
ブ信号と前記暴走検出信号とを論理和回路を介してＲＡ
Ｍのチップセレクト端子に入力し、前記暴走の情報をＲ
ＡＭに格納してマイクロコンピュータの異常処理を行う
ことを特徴とするものである。
【００１１】
【作 用】従って、本発明は、暴走検出信号によってマ
イクロコンピュータをリセットし、遅延回路による遅延
時間が経過してから割込み処理を行い、マイクロコンピ
ュータから暴走の情報とＲＡＭアクティブ信号とを送出
するとともに、このＲＡＭアクティブ信号または前記暴
走検出信号のいずれか一方がＲＡＭのチップセレクト端
子に入力された時に前記暴走の情報をＲＡＭに格納する
ようにしているから、ＲＡＭに既に格納されているデー
タが破壊されることはない。
イクロコンピュータをリセットし、遅延回路による遅延
時間が経過してから割込み処理を行い、マイクロコンピ
ュータから暴走の情報とＲＡＭアクティブ信号とを送出
するとともに、このＲＡＭアクティブ信号または前記暴
走検出信号のいずれか一方がＲＡＭのチップセレクト端
子に入力された時に前記暴走の情報をＲＡＭに格納する
ようにしているから、ＲＡＭに既に格納されているデー
タが破壊されることはない。
【００１２】
【実施例】図１は、本発明の制御装置の異常処理回路の
ブロック図で、図２，図３と同じ機能を有する部分には
同じ符号を付して以下の説明を省略する。
ブロック図で、図２，図３と同じ機能を有する部分には
同じ符号を付して以下の説明を省略する。
【００１３】本発明の特徴は、図３の装置に暴走検出回
路２からの暴走検出信号とマイクロコンピュータ１から
のＲＡＭアクティブ信号とが入力される論理和回路６を
付加したもので、前記暴走検出信号をマイクロコンピュ
ータ１のリセット端子に入力してマイクロコンピュータ
１をリセットさせるとともに、遅延回路５によって前記
リセットが完了するのに要する程度の時間だけ遅延させ
て前記マイクロコンピュータ１に割込み処理を行わせる
ようにし、この割込み処理によって前記マイクロコンピ
ュータ１から暴走の情報とＲＡＭアクティブ信号とを送
出するようにしたものである。
路２からの暴走検出信号とマイクロコンピュータ１から
のＲＡＭアクティブ信号とが入力される論理和回路６を
付加したもので、前記暴走検出信号をマイクロコンピュ
ータ１のリセット端子に入力してマイクロコンピュータ
１をリセットさせるとともに、遅延回路５によって前記
リセットが完了するのに要する程度の時間だけ遅延させ
て前記マイクロコンピュータ１に割込み処理を行わせる
ようにし、この割込み処理によって前記マイクロコンピ
ュータ１から暴走の情報とＲＡＭアクティブ信号とを送
出するようにしたものである。
【００１４】そして、前記暴走検出信号とＲＡＭアクテ
ィブ信号とは、論理和回路６を介してＲＡＭ３のチップ
セレクト端子に入力され、暴走の情報がＲＡＭ３の所定
の番地に格納されるようにする。
ィブ信号とは、論理和回路６を介してＲＡＭ３のチップ
セレクト端子に入力され、暴走の情報がＲＡＭ３の所定
の番地に格納されるようにする。
【００１５】従って、ＲＡＭ３に既に格納されているデ
ータを破壊することなく、暴走の情報をＲＡＭ３に格納
することができ、格納された暴走の情報を再びマイクロ
コンピュータ１に読み出して異常処理を行うことが可能
になる。
ータを破壊することなく、暴走の情報をＲＡＭ３に格納
することができ、格納された暴走の情報を再びマイクロ
コンピュータ１に読み出して異常処理を行うことが可能
になる。
【００１６】
【発明の効果】上記したとおりであるから、本発明はマ
イクロコンピュータ１が暴走しても、その暴走の情報を
ＲＡＭ３に確実に格納することができるので、その暴走
の情報を再びマイクロコンピュータ１に読み出して異常
処理を行うことができ、マイクロコンピュータ１を内蔵
した制御装置の信頼性の向上等に寄与することができ
る。
イクロコンピュータ１が暴走しても、その暴走の情報を
ＲＡＭ３に確実に格納することができるので、その暴走
の情報を再びマイクロコンピュータ１に読み出して異常
処理を行うことができ、マイクロコンピュータ１を内蔵
した制御装置の信頼性の向上等に寄与することができ
る。
【００１７】また、本発明は暴走の情報をＲＡＭ３の所
定の番地に格納することができるので、ＲＡＭ３に既に
格納されているデータを破壊するといった危険性を解消
することができる。
定の番地に格納することができるので、ＲＡＭ３に既に
格納されているデータを破壊するといった危険性を解消
することができる。
【図１】本発明の制御装置の異常処理回路のブロック図
である。
である。
【図２】従来の制御装置の異常処理回路のブロック図で
ある。
ある。
【図３】従来の制御装置の異常処理回路のブロック図で
ある。
ある。
１ マイクロコンピュータ ２ 暴走検出回路 ３ ＲＡＭ ４ バックアップ電源 ５ 遅延回路 ６ 論理和回路
Claims (1)
- 【請求項１】 マイクロコンピュータを内蔵し、このマ
イクロコンピュータによって制御動作が実行される制御
装置の異常処理回路において、前記マイクロコンピュー
タの暴走時に暴走検出信号を送出する暴走検出回路と、
前記暴走検出信号を遅延させる遅延回路とを設け、前記
暴走検出信号によって前記マイクロコンピュータをリセ
ットするとともに、前記遅延回路を介して前記マイクロ
コンピュータに割込み処理を実行させ、この割込み処理
によって前記マイクロコンピュータから暴走の情報とＲ
ＡＭアクティブ信号とを送出させ、このＲＡＭアクティ
ブ信号と前記暴走検出信号とを論理和回路を介してＲＡ
Ｍのチップセレクト端子に入力し、前記暴走の情報をＲ
ＡＭに格納してマイクロコンピュータの異常処理を行う
ことを特徴とする制御装置の異常処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3351891A JPH05165683A (ja) | 1991-12-12 | 1991-12-12 | 制御装置の異常処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3351891A JPH05165683A (ja) | 1991-12-12 | 1991-12-12 | 制御装置の異常処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165683A true JPH05165683A (ja) | 1993-07-02 |
Family
ID=18420324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3351891A Pending JPH05165683A (ja) | 1991-12-12 | 1991-12-12 | 制御装置の異常処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165683A (ja) |
-
1991
- 1991-12-12 JP JP3351891A patent/JPH05165683A/ja active Pending
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