JPH05166844A - ヘテロ接合電界効果トランジスタの製造方法 - Google Patents
ヘテロ接合電界効果トランジスタの製造方法Info
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- JPH05166844A JPH05166844A JP32900791A JP32900791A JPH05166844A JP H05166844 A JPH05166844 A JP H05166844A JP 32900791 A JP32900791 A JP 32900791A JP 32900791 A JP32900791 A JP 32900791A JP H05166844 A JPH05166844 A JP H05166844A
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- Japan
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- semiconductor layer
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- inalas
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Abstract
(57)【要約】
【目的】優れたプロセス制御性をもって高いショットキ
ー障壁高さを持つゲート電極を有するヘテロ接合電界効
果トランジスタの製造方法を提供することを目的とす
る。 【構成】ＩｎＰ基板１１１上に、アンドープＩｎＧａＡ
ｓチャネル層１１３、ｎ型ＩｎＡｌＡｓ電子供給層１１
５、アンドープＩｎＡｌＡｓショットキーコンタクト層
１１６、ｎ型ＩｎＧａＡｓオーミックコンタクト層１１
７を順次成長させ、ソース，ドレイン電極１１８，１１
９を形成した後、ゲート領域のオーミックコンタクト層
１１７をリセスエッチングし、露出したＩｎＡｌＡｓシ
ョットキーコンタクト層１１６の表面をｐ型層１２２に
変成させた後、ショットキーゲート電極１２３を形成す
る。
ー障壁高さを持つゲート電極を有するヘテロ接合電界効
果トランジスタの製造方法を提供することを目的とす
る。 【構成】ＩｎＰ基板１１１上に、アンドープＩｎＧａＡ
ｓチャネル層１１３、ｎ型ＩｎＡｌＡｓ電子供給層１１
５、アンドープＩｎＡｌＡｓショットキーコンタクト層
１１６、ｎ型ＩｎＧａＡｓオーミックコンタクト層１１
７を順次成長させ、ソース，ドレイン電極１１８，１１
９を形成した後、ゲート領域のオーミックコンタクト層
１１７をリセスエッチングし、露出したＩｎＡｌＡｓシ
ョットキーコンタクト層１１６の表面をｐ型層１２２に
変成させた後、ショットキーゲート電極１２３を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ショットキーゲート電
極を持つヘテロ接合電界効果トランジスタの製造方法に
関する。
極を持つヘテロ接合電界効果トランジスタの製造方法に
関する。
【０００２】
【従来の技術】ヘテロ接合電界効果トランジスタの一つ
として、二次元電子ガスを利用した高電子移動度トラン
ジスタ（ＨＥＭＴ）が知られている。これは、ノンドー
プのチャネル層と、これよりバンドギャップが大きくか
つ不純物がドープされた電子供給層との積層構造を利用
する。チャネル層の電子供給層との界面には、両者のバ
ンド構造の相違によって二次元電子ガスが形成される。
この二次元電子ガスをキャリアとして高い電子移動度を
有するチャネル層を走行させることにより、高速性能を
発揮することができる。
として、二次元電子ガスを利用した高電子移動度トラン
ジスタ（ＨＥＭＴ）が知られている。これは、ノンドー
プのチャネル層と、これよりバンドギャップが大きくか
つ不純物がドープされた電子供給層との積層構造を利用
する。チャネル層の電子供給層との界面には、両者のバ
ンド構造の相違によって二次元電子ガスが形成される。
この二次元電子ガスをキャリアとして高い電子移動度を
有するチャネル層を走行させることにより、高速性能を
発揮することができる。
【０００３】高性能のＨＥＭＴを実現するためには、二
次元電子ガスを構成する半導体層の組み合わせとして、
大きな伝導帯不連続を有する材料を用いること、チャネ
ル層には電子移動度または電子飽和速度が大きい材料を
選ぶこと、が必要である。この様な観点から、これまで
に、ＡｌＧａＡｓ／ＧａＡｓ系、ＡｌＧａＡｓ／ＩｎＧ
ａＡｓ系、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系のＨＥＭＴが
開発されている。
次元電子ガスを構成する半導体層の組み合わせとして、
大きな伝導帯不連続を有する材料を用いること、チャネ
ル層には電子移動度または電子飽和速度が大きい材料を
選ぶこと、が必要である。この様な観点から、これまで
に、ＡｌＧａＡｓ／ＧａＡｓ系、ＡｌＧａＡｓ／ＩｎＧ
ａＡｓ系、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系のＨＥＭＴが
開発されている。
【０００４】ＨＥＭＴのゲートにはショットキーゲート
が用いられるが、実際のトランジスタ動作においてはゲ
ートの耐圧および逆バイアス時のリーク電流が大きな問
題になる。一つの実用的目安は、ゲート逆バイアス５Ｖ
でリーク電流が１０μＡ以下である。ＡｌＧａＡｓ／Ｇ
ａＡｓ系ＨＥＭＴや、ＡｌＧａＡｓ／ＩｎＧａＡｓ系Ｈ
ＥＭＴでは、ショットキーゲート電極がＡｌＧａＡｓ層
上に形成されるためにショットキー障壁高さを比較的大
きく確保できる。したがって上述したリーク電流に関す
る仕様を満たすことができる。
が用いられるが、実際のトランジスタ動作においてはゲ
ートの耐圧および逆バイアス時のリーク電流が大きな問
題になる。一つの実用的目安は、ゲート逆バイアス５Ｖ
でリーク電流が１０μＡ以下である。ＡｌＧａＡｓ／Ｇ
ａＡｓ系ＨＥＭＴや、ＡｌＧａＡｓ／ＩｎＧａＡｓ系Ｈ
ＥＭＴでは、ショットキーゲート電極がＡｌＧａＡｓ層
上に形成されるためにショットキー障壁高さを比較的大
きく確保できる。したがって上述したリーク電流に関す
る仕様を満たすことができる。
【０００５】しかしながら、ＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ系のＨＥＭＴではまだリーク電流が大きい。この系の
ＨＥＭＴではショットキーゲート電極がＩｎＡｌＡｓ層
に形成されるが、そのショットキー障壁高さは理想的な
状態でも０．６〜０．７Ｖであって、ＡｌＧａＡｓ上の
ショットキーゲート電極に比べて小さい。またショット
キーコンタクト層であるＩｎＡｌＡｓ層としてはノンド
ープ層が用いられるが、残留不純物濃度が十分低くでき
ず、また深い準位が多い等結晶品質も劣る。このため、
実効的なショットキー障壁高さは印加ゲート電界が大き
くなるにつれて低下して、リーク電流が大きくなる。こ
の様な問題を解決するため、二種類の方法が提案されて
いる。これを、図３および図４に示す。
ｓ系のＨＥＭＴではまだリーク電流が大きい。この系の
ＨＥＭＴではショットキーゲート電極がＩｎＡｌＡｓ層
に形成されるが、そのショットキー障壁高さは理想的な
状態でも０．６〜０．７Ｖであって、ＡｌＧａＡｓ上の
ショットキーゲート電極に比べて小さい。またショット
キーコンタクト層であるＩｎＡｌＡｓ層としてはノンド
ープ層が用いられるが、残留不純物濃度が十分低くでき
ず、また深い準位が多い等結晶品質も劣る。このため、
実効的なショットキー障壁高さは印加ゲート電界が大き
くなるにつれて低下して、リーク電流が大きくなる。こ
の様な問題を解決するため、二種類の方法が提案されて
いる。これを、図３および図４に示す。
【０００６】図３は、ｎ型ＩｎＡｌＡｓ層３５の上にこ
れより大きいショットキー障壁高さを得ることができる
別材料層（図では、ＡｌＧａＡｓ層３６）を形成する方
法である。ＡｌＧａＡｓ層の他、ＧａＡｓ層、ＩｎＰよ
り格子定数を小さくしたＩｎＡｌＡｓ層等の利用も考え
られる。この手法は、特開昭６４−３６０８０号公報に
示されている。
れより大きいショットキー障壁高さを得ることができる
別材料層（図では、ＡｌＧａＡｓ層３６）を形成する方
法である。ＡｌＧａＡｓ層の他、ＧａＡｓ層、ＩｎＰよ
り格子定数を小さくしたＩｎＡｌＡｓ層等の利用も考え
られる。この手法は、特開昭６４−３６０８０号公報に
示されている。
【０００７】しかしこの手法は、ＩｎＡｌＡｓ層上に格
子定数の異なる別材料層を積層するために、転位等の結
晶欠陥を生じる臨界膜厚の制約があること、プロセスが
複雑になること等、実用上問題が多い。
子定数の異なる別材料層を積層するために、転位等の結
晶欠陥を生じる臨界膜厚の制約があること、プロセスが
複雑になること等、実用上問題が多い。
【０００８】図４は、ｎ型ＩｎＡｌＡｓ層４５の上にｐ
型ＩｎＡｌＡｓ層４６を積層することによって、表面の
ポテンシャルを引き上げる方法である。この構造を形成
するためには、ｎ型ＩｎＡｌＡｓ層４５の上にｐ型Ｉｎ
ＡｌＡｓ層４６を積層し、さらにその上にオーミックコ
ンタクト層であるｎ型ＩｎＡｌＡｓ層を積層した構造を
用いる。ｐ型ＩｎＡｌＡｓ層４６の厚さは、どれだけの
ポテンシャルを上げるかによって決るが、高々数nmであ
る。ショットキーゲート電極を形成するためには、オー
ミックコンタクト層であるｎ型ＩｎＡｌＡｓ層のゲート
領域部分を除去するリセスエッチングを行う必要があ
る。この手法は特開昭６４−７７１７９号公報に示され
ている。
型ＩｎＡｌＡｓ層４６を積層することによって、表面の
ポテンシャルを引き上げる方法である。この構造を形成
するためには、ｎ型ＩｎＡｌＡｓ層４５の上にｐ型Ｉｎ
ＡｌＡｓ層４６を積層し、さらにその上にオーミックコ
ンタクト層であるｎ型ＩｎＡｌＡｓ層を積層した構造を
用いる。ｐ型ＩｎＡｌＡｓ層４６の厚さは、どれだけの
ポテンシャルを上げるかによって決るが、高々数nmであ
る。ショットキーゲート電極を形成するためには、オー
ミックコンタクト層であるｎ型ＩｎＡｌＡｓ層のゲート
領域部分を除去するリセスエッチングを行う必要があ
る。この手法は特開昭６４−７７１７９号公報に示され
ている。
【０００９】この手法では、ゲート電極部のリセスエッ
チングの工程でｐ型ＩｎＡｌＡｓ層が露出した状態でエ
ッチングを終了させることが難しいという難点がある。
エッチングするのはｎ型であり、露出させるのはｐ型で
あるが、材料は同じであってエッチングレートに差はな
く、しかもｐ型層は薄いからである。またゲート電極形
成前に、ソース，ドレイン電極形成後のアロイ処理が通
常行われるが、この熱処理工程でｐ型ＩｎＡｌＡｓ層の
不純物が拡散するため、所望のショットキー障壁高さを
得るためのごく薄いｐ型ＩｎＡｌＡｓ層を制御性よく形
成することが難しい。更にｐ型層はソース，ドレイン領
域にも形成されるから、ソース抵抗，ドレイン抵抗を十
分小さくする上で障害になる。
チングの工程でｐ型ＩｎＡｌＡｓ層が露出した状態でエ
ッチングを終了させることが難しいという難点がある。
エッチングするのはｎ型であり、露出させるのはｐ型で
あるが、材料は同じであってエッチングレートに差はな
く、しかもｐ型層は薄いからである。またゲート電極形
成前に、ソース，ドレイン電極形成後のアロイ処理が通
常行われるが、この熱処理工程でｐ型ＩｎＡｌＡｓ層の
不純物が拡散するため、所望のショットキー障壁高さを
得るためのごく薄いｐ型ＩｎＡｌＡｓ層を制御性よく形
成することが難しい。更にｐ型層はソース，ドレイン領
域にも形成されるから、ソース抵抗，ドレイン抵抗を十
分小さくする上で障害になる。
【００１０】
【発明が解決しようとする課題】以上のように、従来の
ＩｎＡｌＡｓ／ＩｎＧａＡｓ系のＨＥＭＴはショットキ
ー障壁高さが十分ではなく、高い障壁を得ようとすると
製造プロセスが複雑になったり、プロセスの制御性が低
下するといった問題があった。
ＩｎＡｌＡｓ／ＩｎＧａＡｓ系のＨＥＭＴはショットキ
ー障壁高さが十分ではなく、高い障壁を得ようとすると
製造プロセスが複雑になったり、プロセスの制御性が低
下するといった問題があった。
【００１１】本発明はこの様な事情を考慮してなされた
もので、簡単で優れた制御性を持ったプロセスで、高い
ショットキー障壁を確保することを可能としたヘテロ接
合電界効果トランジスタの製造方法を提供することを目
的とする。
もので、簡単で優れた制御性を持ったプロセスで、高い
ショットキー障壁を確保することを可能としたヘテロ接
合電界効果トランジスタの製造方法を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明によるヘテロ接合
電界効果トランジスタの製造方法は、基板上にチャネル
層となる第１の半導体層を形成し、その上に第１の半導
体層よりバンドギャップが大きく、第１の半導体層に対
して電子供給層となる第２の半導体層を形成し、その上
にショットキーコンタクト層となる第３の半導体層を形
成し、さらにその上にオーミックコンタクト層となる第
４の半導体層を形成した後、第４の半導体層上に少なく
ともゲート電極形成領域に開口を持つマスクをパターン
形成して第４の半導体層をリセスエッチングして第３の
半導体層を露出させ、その後露出した第３の半導体層表
面をｐ型層に変成させて、その表面にショットキーゲー
ト電極を形成することを特徴とする。
電界効果トランジスタの製造方法は、基板上にチャネル
層となる第１の半導体層を形成し、その上に第１の半導
体層よりバンドギャップが大きく、第１の半導体層に対
して電子供給層となる第２の半導体層を形成し、その上
にショットキーコンタクト層となる第３の半導体層を形
成し、さらにその上にオーミックコンタクト層となる第
４の半導体層を形成した後、第４の半導体層上に少なく
ともゲート電極形成領域に開口を持つマスクをパターン
形成して第４の半導体層をリセスエッチングして第３の
半導体層を露出させ、その後露出した第３の半導体層表
面をｐ型層に変成させて、その表面にショットキーゲー
ト電極を形成することを特徴とする。
【００１３】第３の半導体層表面をｐ型層に変成させる
方法としては、例えば、（１）リセスエッチング後にｐ
型ドーパントとなる元素を含む雰囲気にさらすことによ
り、薄いｐ型層を形成する方法、（２）ショットキーゲ
ート電極形成工程の初期にｐ型ドーパントを有する電極
材料を形成する方法、等がある。
方法としては、例えば、（１）リセスエッチング後にｐ
型ドーパントとなる元素を含む雰囲気にさらすことによ
り、薄いｐ型層を形成する方法、（２）ショットキーゲ
ート電極形成工程の初期にｐ型ドーパントを有する電極
材料を形成する方法、等がある。
【００１４】
【作用】本発明によれば、ショットキー障壁高さを確保
するために格子定数の異なる材料層を形成する従来法の
ようにプロセス制御が複雑になることはない。また、ポ
テンシャルを上げるためのｐ型層をあらかじめエピタキ
シャル成長させ、リセスエッチングでｐ型層を露出させ
る従来法と異なり、本発明ではリセスエッチング後にｐ
型層を形成するため、高いプロセス制御性が得られる。
するために格子定数の異なる材料層を形成する従来法の
ようにプロセス制御が複雑になることはない。また、ポ
テンシャルを上げるためのｐ型層をあらかじめエピタキ
シャル成長させ、リセスエッチングでｐ型層を露出させ
る従来法と異なり、本発明ではリセスエッチング後にｐ
型層を形成するため、高いプロセス制御性が得られる。
【００１５】また本発明によると、ショットキーゲート
電極が形成されていないソース，ドレイン間の露出面も
ｐ型層になるため、ソース，ドレイン間の表面リーク電
流が低減される。
電極が形成されていないソース，ドレイン間の露出面も
ｐ型層になるため、ソース，ドレイン間の表面リーク電
流が低減される。
【００１６】更にあらかじめｐ型層がエピタキシャル形
成される従来法と異なり、ソース，ドレイン領域にｐ型
層は残らないから、低いソース抵抗，ドレイン抵抗が得
られる。
成される従来法と異なり、ソース，ドレイン領域にｐ型
層は残らないから、低いソース抵抗，ドレイン抵抗が得
られる。
【００１７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図１(a) 〜(c) は、本発明の一実施例による
ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造工程であ
る。
説明する。図１(a) 〜(c) は、本発明の一実施例による
ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造工程であ
る。
【００１８】図１(a) に示すように、Ｆｅドープの半絶
縁性ＩｎＰ基板１１１上に、アントープＩｎＡｌＡｓバ
ッファ層１１２、アンドープＩｎＧａＡｓチャネル層１
１３、アンドープＩｎＡｌＡｓスペーサ層１１４、ｎ型
ＩｎＡｌＡｓ電子供給層１１５、アンドープＩｎＡｌＡ
ｓショットキーコンタクト層１１６、ｎ型ＩｎＧａＡｓ
オーミックコンタクト層１１７を順次エピタキシャル成
長させる。このエピタキシャル成長には例えばＭＯＣＶ
Ｄ法を用いる。
縁性ＩｎＰ基板１１１上に、アントープＩｎＡｌＡｓバ
ッファ層１１２、アンドープＩｎＧａＡｓチャネル層１
１３、アンドープＩｎＡｌＡｓスペーサ層１１４、ｎ型
ＩｎＡｌＡｓ電子供給層１１５、アンドープＩｎＡｌＡ
ｓショットキーコンタクト層１１６、ｎ型ＩｎＧａＡｓ
オーミックコンタクト層１１７を順次エピタキシャル成
長させる。このエピタキシャル成長には例えばＭＯＣＶ
Ｄ法を用いる。
【００１９】次に、図１(b) に示すように、オーミック
コンタクト層１１７上にオーミック金属を蒸着し、アロ
イ処理を施して、ソース，ドレイン電極１１８，１１９
を形成する。続いて全面にシリコン酸化膜等の絶縁膜１
２０を形成し、この上にフォトリソグラフィにより、ゲ
ート領域に開口を有するレジストマスク１２１を形成す
る。そしてリセスエッチングを行って、ゲート領域のオ
ーミックコンタクト層１１７をエッチング除去し、Ｉｎ
ＡｌＡｓショットキーコンタクト層１１６の表面を露出
させる。
コンタクト層１１７上にオーミック金属を蒸着し、アロ
イ処理を施して、ソース，ドレイン電極１１８，１１９
を形成する。続いて全面にシリコン酸化膜等の絶縁膜１
２０を形成し、この上にフォトリソグラフィにより、ゲ
ート領域に開口を有するレジストマスク１２１を形成す
る。そしてリセスエッチングを行って、ゲート領域のオ
ーミックコンタクト層１１７をエッチング除去し、Ｉｎ
ＡｌＡｓショットキーコンタクト層１１６の表面を露出
させる。
【００２０】その後レジストマスク１２１を除去して、
ウェハを水素雰囲気下のアニール炉に入れて、１００〜
１５０℃にウェハを加熱した状態でジメチル亜鉛ガスを
水素希釈して流す。これにより、ジメチル亜鉛は分解し
てリセスエッチングにより露出しているＩｎＡｌＡｓシ
ョットキーコンタクト層１１６の表面に微量堆積して、
ｐ型層１２２が形成される。
ウェハを水素雰囲気下のアニール炉に入れて、１００〜
１５０℃にウェハを加熱した状態でジメチル亜鉛ガスを
水素希釈して流す。これにより、ジメチル亜鉛は分解し
てリセスエッチングにより露出しているＩｎＡｌＡｓシ
ョットキーコンタクト層１１６の表面に微量堆積して、
ｐ型層１２２が形成される。
【００２１】続いて、図１(c) に示すように、Ｔｉ，Ｐ
ｔ，Ａｕを順次蒸着し、これを絶縁膜１２０を除去する
ことによりリフトオフ加工して、ショットキーゲート電
極１２３を形成する。
ｔ，Ａｕを順次蒸着し、これを絶縁膜１２０を除去する
ことによりリフトオフ加工して、ショットキーゲート電
極１２３を形成する。
【００２２】こうしてこの実施例によれば、ゲート電極
下にｐ型層を介在させることによりショットキー障壁高
さを高くしたＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴが
得られる。しかも、ｐ型層はリセスエッチングの後に形
成されるから、リセスエッチングのプロセス制御性は高
い。
下にｐ型層を介在させることによりショットキー障壁高
さを高くしたＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴが
得られる。しかも、ｐ型層はリセスエッチングの後に形
成されるから、リセスエッチングのプロセス制御性は高
い。
【００２３】なお実施例では、ｐ型層形成のためにジメ
チル亜鉛ガスを用いたが、真空中でＺｎ，Ｍｇ，Ｂｅ等
のアクセプタ不純物を直接蒸着することによっても、同
様の構造が得られる。
チル亜鉛ガスを用いたが、真空中でＺｎ，Ｍｇ，Ｂｅ等
のアクセプタ不純物を直接蒸着することによっても、同
様の構造が得られる。
【００２４】図２は、本発明の別の実施例によるＩｎＡ
ｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴである。エピタキシャ
ル成長工程、ソース，ドレイン電極形成工程、およびゲ
ート領域のリセスエッチング工程までは先の実施例と変
わらない。したがって先の実施例と対応する部分には先
の実施例と同一符号を付してある。
ｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴである。エピタキシャ
ル成長工程、ソース，ドレイン電極形成工程、およびゲ
ート領域のリセスエッチング工程までは先の実施例と変
わらない。したがって先の実施例と対応する部分には先
の実施例と同一符号を付してある。
【００２５】この実施例では、ショットキーゲート電極
下のｐ型層形成のために、最初のゲート電極材料にアク
セプタ不純物をドープしたのを用いる。すなわち、リセ
スエッチングにより露出したＩｎＡｌＡｓ層１１６上に
まず、Ｚｎを１０％程度含有するＴｉＺｎ膜１２４を数
オングストローム程度蒸着し、続いて先の実施例と同様
にＴｉ，Ｐｔ，Ａｕを順次蒸着してショットキーゲート
電極１２３を形成する。この金属蒸着の工程で、ウェハ
温度の上昇によって最初に形成したＴｉＺｎ層１２４中
のＺｎが拡散して、ＩｎＡｌＡｓ層１１６の表面部がｐ
型層１２２に変成する。
下のｐ型層形成のために、最初のゲート電極材料にアク
セプタ不純物をドープしたのを用いる。すなわち、リセ
スエッチングにより露出したＩｎＡｌＡｓ層１１６上に
まず、Ｚｎを１０％程度含有するＴｉＺｎ膜１２４を数
オングストローム程度蒸着し、続いて先の実施例と同様
にＴｉ，Ｐｔ，Ａｕを順次蒸着してショットキーゲート
電極１２３を形成する。この金属蒸着の工程で、ウェハ
温度の上昇によって最初に形成したＴｉＺｎ層１２４中
のＺｎが拡散して、ＩｎＡｌＡｓ層１１６の表面部がｐ
型層１２２に変成する。
【００２６】これにより、先の実施例と同様に、ショッ
トキーゲート電極／ｐ型ＩｎＡｌＡｓ／ｎ型ＩｎＡｌＡ
ｓのゲート構造が得られる。この実施例によっても、先
の実施例と同様の効果が得られる。
トキーゲート電極／ｐ型ＩｎＡｌＡｓ／ｎ型ＩｎＡｌＡ
ｓのゲート構造が得られる。この実施例によっても、先
の実施例と同様の効果が得られる。
【００２７】実施例では、ＩｎＡｌＡｓ／ＩｎＧａＡｓ
系ＨＥＭＴを説明したが、本発明の方法はＡｌＧａＡｓ
系ＨＥＭＴ等、他の材料のＨＥＭＴにも同様に適用する
ことが可能である。また本発明は、ＨＥＭＴに限られる
わけではなく、ショットキーゲート電極を用いる他のヘ
テロ接合電界効果トランジスタ、例えばＭＥＳＦＥＴ等
にも同様に適用して効果が得られる。
系ＨＥＭＴを説明したが、本発明の方法はＡｌＧａＡｓ
系ＨＥＭＴ等、他の材料のＨＥＭＴにも同様に適用する
ことが可能である。また本発明は、ＨＥＭＴに限られる
わけではなく、ショットキーゲート電極を用いる他のヘ
テロ接合電界効果トランジスタ、例えばＭＥＳＦＥＴ等
にも同様に適用して効果が得られる。
【００２８】
【発明の効果】以上述べたように本発明によれば、ゲー
ト領域のリセスエッチング後に露出したショットキーコ
ンタクト層表面をｐ型に変成させることによって、高い
制御性をもってゲートリークの少ない優れた特性のヘテ
ロ接合電界効果トランジスタを得ることができる。
ト領域のリセスエッチング後に露出したショットキーコ
ンタクト層表面をｐ型に変成させることによって、高い
制御性をもってゲートリークの少ない優れた特性のヘテ
ロ接合電界効果トランジスタを得ることができる。
【図１】本発明の一実施例によるＩｎＡｌＡｓ／ＩｎＧ
ａＡｓ系ＨＥＭＴの製造工程を示す図。
ａＡｓ系ＨＥＭＴの製造工程を示す図。
【図２】別の実施例によるＩｎＡｌＡｓ／ＩｎＧａＡｓ
系ＨＥＭＴを示す図。
系ＨＥＭＴを示す図。
【図３】従来例のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭ
Ｔを示す図。
Ｔを示す図。
【図４】従来例のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭ
Ｔを示す図。
Ｔを示す図。
１１１…半絶縁性ＩｎＰ基板、 １１２…アンドープＩｎＡｌＡｓバッファ層、 １１３…アンドープＩｎＧａＡｓチャネル層、 １１４…アンドープＩｎＡｌＡｓスペーサ層、 １１５…ｎ型ＩｎＡｌＡｓ電子供給層、 １１６…アンドープＩｎＡｌＡｓショットキーコンタク
ト層、 １１７…ｎ型ＩｎＡｌＡｓオーミックコンタクト層、 １１８，１１９…ソース，ドレイン電極、 １２０…絶縁膜、 １２１…レジストマスク、 １２２…ｐ型層、 １２３…Ｔｉ／Ｐｔ／Ａｕショットキーゲート電極、 １２４…ＴｉＺｎ層。
ト層、 １１７…ｎ型ＩｎＡｌＡｓオーミックコンタクト層、 １１８，１１９…ソース，ドレイン電極、 １２０…絶縁膜、 １２１…レジストマスク、 １２２…ｐ型層、 １２３…Ｔｉ／Ｐｔ／Ａｕショットキーゲート電極、 １２４…ＴｉＺｎ層。
Claims (1)
- 【請求項１】基板上にチャネル層となる第１の半導体層
を形成する工程と、 前記第１の半導体層上に第１の半導体層よりバンドギャ
ップが大きく、第１の半導体層に対して電子供給層とな
る第２の半導体層を形成する工程と、 前記第２の半導体層上にショットキーコンタクト層とな
る第３の半導体層を形成する工程と、 前記第３の半導体層上にオーミックコンタクト層となる
第４の半導体層を形成する工程と、 前記第４の半導体層上にソース，ドレイン電極を形成す
る工程と、 前記第４の半導体層上に少なくともゲート電極形成領域
に開口を持つマスクをパターン形成して、前記第４の半
導体層をリセスエッチングして、前記第３の半導体層を
露出させる工程と、 露出した前記第３の半導体層表面をｐ型層に変成させる
工程と、 ｐ型層に変成させた前記第３の半導体層表面にショット
キーゲート電極を形成する工程と、 を備えたことを特徴とするヘテロ接合電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32900791A JPH05166844A (ja) | 1991-12-12 | 1991-12-12 | ヘテロ接合電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32900791A JPH05166844A (ja) | 1991-12-12 | 1991-12-12 | ヘテロ接合電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166844A true JPH05166844A (ja) | 1993-07-02 |
Family
ID=18216564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32900791A Pending JPH05166844A (ja) | 1991-12-12 | 1991-12-12 | ヘテロ接合電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024000A (ja) * | 1999-05-06 | 2001-01-26 | Sony Corp | 半導体装置とその製造方法 |
-
1991
- 1991-12-12 JP JP32900791A patent/JPH05166844A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024000A (ja) * | 1999-05-06 | 2001-01-26 | Sony Corp | 半導体装置とその製造方法 |
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