JPH05166849A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH05166849A JPH05166849A JP3333046A JP33304691A JPH05166849A JP H05166849 A JPH05166849 A JP H05166849A JP 3333046 A JP3333046 A JP 3333046A JP 33304691 A JP33304691 A JP 33304691A JP H05166849 A JPH05166849 A JP H05166849A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor substrate
- protruding
- recessed parts
- phs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 高出力化合物半導体装置について半導体基板
とＰＨＳとの接触抵抗を低減させ、素子の動作温度の低
下をはかる。 【構成】 半導体基板の一方の主面側に形成された動作
領域と、前記半導体基板の他方の主面側に形成され前記
動作領域に達しない深さの凹凸面部と、前記凹凸面部に
密着し形成された放熱用金属層とを具備した半導体装
置。
とＰＨＳとの接触抵抗を低減させ、素子の動作温度の低
下をはかる。 【構成】 半導体基板の一方の主面側に形成された動作
領域と、前記半導体基板の他方の主面側に形成され前記
動作領域に達しない深さの凹凸面部と、前記凹凸面部に
密着し形成された放熱用金属層とを具備した半導体装
置。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子に係り、特に
高出力の砒化ガリウム電界効果トランジスタ（以下、Ｇ
ａＡｓＦＥＴと略称）の構造に関するものである。
高出力の砒化ガリウム電界効果トランジスタ（以下、Ｇ
ａＡｓＦＥＴと略称）の構造に関するものである。
【０００２】
【従来の技術】高出力の半導体素子では動作時に多量の
熱が発生する。この熱はしばしば出力の低下や信頼性の
劣化をもたらし、時には熱暴走によって素子を破壊させ
ることがある。よって放熱を少しでも良くすることが、
信頼性をも含めた素子の性能を向上させる鍵となる。特
に高出力ＧａＡｓＦＥＴにおいては、Ｓｉ等の材料で作
られた素子と比較して材料自体の熱抵抗が高いため放熱
が悪く、高集積化を阻害する要因の一つとなっている。
熱が発生する。この熱はしばしば出力の低下や信頼性の
劣化をもたらし、時には熱暴走によって素子を破壊させ
ることがある。よって放熱を少しでも良くすることが、
信頼性をも含めた素子の性能を向上させる鍵となる。特
に高出力ＧａＡｓＦＥＴにおいては、Ｓｉ等の材料で作
られた素子と比較して材料自体の熱抵抗が高いため放熱
が悪く、高集積化を阻害する要因の一つとなっている。
【０００３】放熱を良くするために従来から採られてき
た方法の一つは、熱抵抗の高い半導体基板を極力薄く削
るというものであった。ここで、従来の高出力ＧａＡｓ
ＦＥＴの断面構造を図４に示す。図中３００は半絶縁性
ＧａＡｓ基板であり、通常３０〜５０μｍ程度の厚さを
有する。半絶縁性基板３００の上にｎ型動作層３０１、
ソース電極３０２ｓ、ドレイン電極３０２ｄ、ゲート電
極３０３が形成されており、動作時はｎ型動作層３０１
に電流が流れて熱が発生する。半絶縁性ＧａＡｓ基板３
００の下にはＰＨＳ（Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎ
ｋ）と呼ばれる放熱のための金属層３０７を、主にＡｕ
等の材料を用いて３０〜５０μｍ程度の厚さに形成する
のが一般的である。素子はこの金属層３０７を介して回
路基板や外囲器に半田付けにより固定されているので、
ｎ型動作層３０１より発生した熱は半絶縁性基板３００
から金属層３０７を経て外部に放出される。
た方法の一つは、熱抵抗の高い半導体基板を極力薄く削
るというものであった。ここで、従来の高出力ＧａＡｓ
ＦＥＴの断面構造を図４に示す。図中３００は半絶縁性
ＧａＡｓ基板であり、通常３０〜５０μｍ程度の厚さを
有する。半絶縁性基板３００の上にｎ型動作層３０１、
ソース電極３０２ｓ、ドレイン電極３０２ｄ、ゲート電
極３０３が形成されており、動作時はｎ型動作層３０１
に電流が流れて熱が発生する。半絶縁性ＧａＡｓ基板３
００の下にはＰＨＳ（Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎ
ｋ）と呼ばれる放熱のための金属層３０７を、主にＡｕ
等の材料を用いて３０〜５０μｍ程度の厚さに形成する
のが一般的である。素子はこの金属層３０７を介して回
路基板や外囲器に半田付けにより固定されているので、
ｎ型動作層３０１より発生した熱は半絶縁性基板３００
から金属層３０７を経て外部に放出される。
【０００４】
【発明が解決しようとする課題】素子の熱抵抗は、ここ
で主に半絶縁性ＧａＡｓ基板３００（以下、基板と略
称）の熱抵抗、及び基板とＰＨＳの接触部分の熱抵抗に
よって決まる。基板の厚さが薄く、また基板とＰＨＳの
接触面積が大きいほど熱抵抗が低くなるので動作温度を
低くすることができ、高性能の素子が得られる。
で主に半絶縁性ＧａＡｓ基板３００（以下、基板と略
称）の熱抵抗、及び基板とＰＨＳの接触部分の熱抵抗に
よって決まる。基板の厚さが薄く、また基板とＰＨＳの
接触面積が大きいほど熱抵抗が低くなるので動作温度を
低くすることができ、高性能の素子が得られる。
【０００５】しかし、製造工程での基板強度の制約、素
子完成後の取扱いの問題等から基板の厚さを薄くするこ
とはほぼ限界にきており、基板をこれ以上薄くすること
で熱抵抗を下げることは困難である。また、基板とＰＨ
Ｓの接触面積を増やす為に単に素子の大きさを増大させ
ると実装密度が低下するという問題がある。
子完成後の取扱いの問題等から基板の厚さを薄くするこ
とはほぼ限界にきており、基板をこれ以上薄くすること
で熱抵抗を下げることは困難である。また、基板とＰＨ
Ｓの接触面積を増やす為に単に素子の大きさを増大させ
ると実装密度が低下するという問題がある。
【０００６】本発明は上記問題点を解決するために、半
導体基板とＰＨＳとの接触熱抵抗を低減させ素子の動作
温度を低下させた構造の半導体素子を提供することを目
的とする。
導体基板とＰＨＳとの接触熱抵抗を低減させ素子の動作
温度を低下させた構造の半導体素子を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体素子
は、半導体基板の一方の主面側に形成された動作領域
と、前記半導体基板の他の主面側に形成され前記動作領
域に達しない深さの凹凸面部と、前記凹凸面部に密着し
形成された放熱用金属層とを具備したことを特徴とす
る。
は、半導体基板の一方の主面側に形成された動作領域
と、前記半導体基板の他の主面側に形成され前記動作領
域に達しない深さの凹凸面部と、前記凹凸面部に密着し
形成された放熱用金属層とを具備したことを特徴とす
る。
【０００８】
【作用】本発明に係る半導体装置は、半導体基板に凹凸
を設けることによって素子の大きさは従来のままで、半
導体基板とＰＨＳとの接触面積を増大させることが可能
となる。これによって半導体基板とＰＨＳとの接触熱抵
抗が減少し、素子の動作温度が低下するので良好な性能
が得られる。
を設けることによって素子の大きさは従来のままで、半
導体基板とＰＨＳとの接触面積を増大させることが可能
となる。これによって半導体基板とＰＨＳとの接触熱抵
抗が減少し、素子の動作温度が低下するので良好な性能
が得られる。
【０００９】
【実施例】（実施例１）以下、本発明の一実施例に係る
高出力ＧａＡｓＦＥＴの構造を図１に断面図で示し、さ
らにその形成方法を工程順に図２および図３にいずれも
断面図で示す。
高出力ＧａＡｓＦＥＴの構造を図１に断面図で示し、さ
らにその形成方法を工程順に図２および図３にいずれも
断面図で示す。
【００１０】一例の高出力ＧａＡｓＦＥＴの構造は、図
１に示されるように、半絶縁性ＧａＡｓ基板１０にはこ
れがＰＨＳ１７と接する面に深さｄ、幅ｗの溝が間隔ｗ
で形成されている。この場合、ｄ＝ｗなる寸法の溝を形
成することで、半絶縁性ＧａＡｓ基板１０とＰＨＳ１１
の接触面積は、溝を形成しなかった場合の２倍となる。
１に示されるように、半絶縁性ＧａＡｓ基板１０にはこ
れがＰＨＳ１７と接する面に深さｄ、幅ｗの溝が間隔ｗ
で形成されている。この場合、ｄ＝ｗなる寸法の溝を形
成することで、半絶縁性ＧａＡｓ基板１０とＰＨＳ１１
の接触面積は、溝を形成しなかった場合の２倍となる。
【００１１】次に一実施例の高出力ＧａＡｓＦＥＴの構
造についてその製造工程を図２、および図３を参照して
説明する。
造についてその製造工程を図２、および図３を参照して
説明する。
【００１２】先ず、半絶縁性ＧａＡｓ基板２００上の所
定の位置に、例えばイオン注入法によりｎ型不純物を注
入した後に不純物活性化のための熱処理を行い、ｎ型動
作層２０１を形成する（図２（ａ））。
定の位置に、例えばイオン注入法によりｎ型不純物を注
入した後に不純物活性化のための熱処理を行い、ｎ型動
作層２０１を形成する（図２（ａ））。
【００１３】次に、公知のフォトリソグラフィ技術、リ
フトオフ法等を用いてソース電極２０２ｓ、ドレイン電
極２０２ｄを形成し、熱処理による合金化を施してオー
ム性接触を得る（図２（ｂ））。
フトオフ法等を用いてソース電極２０２ｓ、ドレイン電
極２０２ｄを形成し、熱処理による合金化を施してオー
ム性接触を得る（図２（ｂ））。
【００１４】次に、これも公知のフォトリソグラフィ技
術、リフトオフ法を用いてゲート電極２０３を形成する
（図２（ｃ））。
術、リフトオフ法を用いてゲート電極２０３を形成する
（図２（ｃ））。
【００１５】次に、半絶縁性ＧａＡｓ基板２００を厚さ
が例えば３０μｍになるように裏面より研磨した後、表
面及び裏面にフォトレジスト層２０４ａ，２０４ｂを塗
布し、裏面の所定位置のフォトレジスト層２０４ｂに露
光を施して例えば幅２μｍの開口部２０５を形成する
（図３（ａ））。
が例えば３０μｍになるように裏面より研磨した後、表
面及び裏面にフォトレジスト層２０４ａ，２０４ｂを塗
布し、裏面の所定位置のフォトレジスト層２０４ｂに露
光を施して例えば幅２μｍの開口部２０５を形成する
（図３（ａ））。
【００１６】次に、例えばＲＩＥ（反応性イオンエッチ
ング）法により、半絶縁性基板２００を選択的にエッチ
ング除去し、幅２μｍ、深さ２μｍの溝２０６を形成す
る（図３（ｂ））。
ング）法により、半絶縁性基板２００を選択的にエッチ
ング除去し、幅２μｍ、深さ２μｍの溝２０６を形成す
る（図３（ｂ））。
【００１７】最後に、半絶縁性ＧａＡｓ基板２００の裏
面にＡｕを厚さ３０μｍになるようにめっきを施してＰ
ＨＳ２０７を形成し、高出力ＧａＡｓＦＥＴが完成する
（図３（ｃ））。
面にＡｕを厚さ３０μｍになるようにめっきを施してＰ
ＨＳ２０７を形成し、高出力ＧａＡｓＦＥＴが完成する
（図３（ｃ））。
【００１８】本発明はＧａＡｓＦＥＴを例に説明した
が、本発明はこれに限定されるものではなく、他の半導
体材料にも同様に適用することが可能である。
が、本発明はこれに限定されるものではなく、他の半導
体材料にも同様に適用することが可能である。
【００１９】また、ここでは半導体基板の裏面に形成す
る凹凸を、各々が平行に形成された直線の溝であるとし
て説明したが、溝はその平面形状が曲線でも構わず、ま
た各々の溝が交差していても良い。さらに、断面形状は
本実施例に図示したような矩形である必要はなく、三角
形、半円、メサ形等であっても構わない。
る凹凸を、各々が平行に形成された直線の溝であるとし
て説明したが、溝はその平面形状が曲線でも構わず、ま
た各々の溝が交差していても良い。さらに、断面形状は
本実施例に図示したような矩形である必要はなく、三角
形、半円、メサ形等であっても構わない。
【００２０】
【発明の効果】以上述べたように本発明によれば、素子
の大きさを変えることなく熱抵抗の低い素子を製造する
ことが可能となり、高出力素子の出力低下、信頼性の劣
化などを防止することができる。
の大きさを変えることなく熱抵抗の低い素子を製造する
ことが可能となり、高出力素子の出力低下、信頼性の劣
化などを防止することができる。
【図１】本発明に係る高出力ＧａＡｓＦＥＴの一実施例
の構造を示す断面図。
の構造を示す断面図。
【図２】本発明に係る一実施例のＧａＡｓＦＥＴの製造
工程を工程順に示す断面図。
工程を工程順に示す断面図。
【図３】本発明に係る一実施例のＧａＡｓＦＥＴの製造
工程を図２に続いて工程順に示す断面図。
工程を図２に続いて工程順に示す断面図。
【図４】従来のＧａＡｓＦＥＴの構造を示す断面図。
１０，２００，３００ 半絶縁性ＧａＡｓ基板 １１，２０１，３０１ ｎ型動作層 １２ｓ，２０２ｓ，３０２ｓ ソース電極 １２ｄ，２０２ｄ，３０２ｄ ドレイン電極 １３，２０３，３０３ ゲート電極 ２０５ レジスト開口部 ２０６ 溝 １７，２０７，３０７ ＰＨＳ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/36 29/44 Ｃ 7738−4Ｍ
Claims (1)
- 【請求項１】 半導体基板の一方の主面側に形成された
動作領域と、前記半導体基板の他方の主面側に形成され
前記動作領域に達しない深さの凹凸面部と、前記凹凸面
部に密着し形成された放熱用金属層とを具備した半導体
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333046A JPH05166849A (ja) | 1991-12-17 | 1991-12-17 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333046A JPH05166849A (ja) | 1991-12-17 | 1991-12-17 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166849A true JPH05166849A (ja) | 1993-07-02 |
Family
ID=18261667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3333046A Pending JPH05166849A (ja) | 1991-12-17 | 1991-12-17 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166849A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6461889B1 (en) | 1998-08-17 | 2002-10-08 | Nec Corporation | Method of fabricating semiconductor device with diamond substrate |
| JP2004186651A (ja) * | 2002-12-06 | 2004-07-02 | Nec Corp | 半導体装置及びその製造方法 |
| JP2008252061A (ja) * | 2007-03-08 | 2008-10-16 | Nissan Motor Co Ltd | 半導体装置とその製造方法 |
| JP2011155164A (ja) * | 2010-01-28 | 2011-08-11 | Toyota Central R&D Labs Inc | 窒化物半導体装置及び窒化物半導体装置の製造方法 |
| US9082742B2 (en) | 2011-11-04 | 2015-07-14 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
| WO2019017163A1 (ja) * | 2017-07-21 | 2019-01-24 | 株式会社村田製作所 | 半導体装置 |
-
1991
- 1991-12-17 JP JP3333046A patent/JPH05166849A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6461889B1 (en) | 1998-08-17 | 2002-10-08 | Nec Corporation | Method of fabricating semiconductor device with diamond substrate |
| JP2004186651A (ja) * | 2002-12-06 | 2004-07-02 | Nec Corp | 半導体装置及びその製造方法 |
| JP2008252061A (ja) * | 2007-03-08 | 2008-10-16 | Nissan Motor Co Ltd | 半導体装置とその製造方法 |
| JP2011155164A (ja) * | 2010-01-28 | 2011-08-11 | Toyota Central R&D Labs Inc | 窒化物半導体装置及び窒化物半導体装置の製造方法 |
| US9082742B2 (en) | 2011-11-04 | 2015-07-14 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
| US9401284B2 (en) | 2011-11-04 | 2016-07-26 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
| WO2019017163A1 (ja) * | 2017-07-21 | 2019-01-24 | 株式会社村田製作所 | 半導体装置 |
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