JP2845232B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2845232B2 JP2845232B2 JP9003543A JP354397A JP2845232B2 JP 2845232 B2 JP2845232 B2 JP 2845232B2 JP 9003543 A JP9003543 A JP 9003543A JP 354397 A JP354397 A JP 354397A JP 2845232 B2 JP2845232 B2 JP 2845232B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- chip
- substrate
- semiconductor
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/013—Manufacture or treatment of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
Landscapes
- Die Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はプレーテッドヒート
シンク構造（以下、ＰＨＳ構造と称する）を有する半導
体装置に関し、特に発熱の大きな高出力ＧａＡｓ電界効
果トランジスタ（ＦＥＴ）を備える半導体装置に適用し
て好適な半導体装置に関する。
シンク構造（以下、ＰＨＳ構造と称する）を有する半導
体装置に関し、特に発熱の大きな高出力ＧａＡｓ電界効
果トランジスタ（ＦＥＴ）を備える半導体装置に適用し
て好適な半導体装置に関する。
【０００２】
【従来の技術】一般に、高出力ＧａＡｓＦＥＴは動作時
にチャネル温度が上昇するが、信頼性を確保するために
はパッケージも含めたＦＥＴの熱抵抗を低減し、チヤネ
ル温度の上昇を抑える必要がある。ＦＥＴチップの熱抵
抗低減のためにはＧａＡｓ基板厚を薄くし、その裏面を
ヒートシンクやパッケージに近接させた状態で実装する
ことで、ＧａＡｓ基板の表面側に形成されている素子で
発生した熱を速やかに基板の裏面から放熱させることが
有効である。また、この場合ＦＥＴチップの機槻的強度
を保つために、裏面にＡｕメッキ層等の金属層がが形成
される。このようにして製造された構造をＰＨＳ構造と
称する。
にチャネル温度が上昇するが、信頼性を確保するために
はパッケージも含めたＦＥＴの熱抵抗を低減し、チヤネ
ル温度の上昇を抑える必要がある。ＦＥＴチップの熱抵
抗低減のためにはＧａＡｓ基板厚を薄くし、その裏面を
ヒートシンクやパッケージに近接させた状態で実装する
ことで、ＧａＡｓ基板の表面側に形成されている素子で
発生した熱を速やかに基板の裏面から放熱させることが
有効である。また、この場合ＦＥＴチップの機槻的強度
を保つために、裏面にＡｕメッキ層等の金属層がが形成
される。このようにして製造された構造をＰＨＳ構造と
称する。
【０００３】図７に従来のこの種のＰＨＳ構造を有する
高出力ＧａＡｓＦＥＴのＦＥＴチップ２１の平面図とそ
のＢＢ線断面図を示す。ＧａＡｓ基板２２の表面に図示
を省略したＦＥＴ素子が形成されて絶縁膜２３で被覆さ
れており、またこのＧａＡｓ基板２２は裏面側が研磨あ
るいはエッチングされて３０〜５０μｍまで薄化され、
かつこの裏面に１０〜３０μｍの厚さのＡｕメッキ膜２
５が形成されている。そして、図８に示すように、前記
ＦＥＴチップ２１は、パッケージ或いはヒートシンク２
７上に載置され、その裏面側においてＡｕＳｎ合金等の
半田２６によりろう付けされて実装が行われる。
高出力ＧａＡｓＦＥＴのＦＥＴチップ２１の平面図とそ
のＢＢ線断面図を示す。ＧａＡｓ基板２２の表面に図示
を省略したＦＥＴ素子が形成されて絶縁膜２３で被覆さ
れており、またこのＧａＡｓ基板２２は裏面側が研磨あ
るいはエッチングされて３０〜５０μｍまで薄化され、
かつこの裏面に１０〜３０μｍの厚さのＡｕメッキ膜２
５が形成されている。そして、図８に示すように、前記
ＦＥＴチップ２１は、パッケージ或いはヒートシンク２
７上に載置され、その裏面側においてＡｕＳｎ合金等の
半田２６によりろう付けされて実装が行われる。
【０００４】
【発明が解決しようとする課題】ところで、前記しよう
にＦＥＴチップをパッケージ等に実装する場合には、Ａ
ｕＳｎ合金等の半田を溶融させるのに３００℃以上で加
熱する必要がある。このとき、図８に示したように、Ｇ
ａＡｓ基板２２とＡｕメッキ膜２５の熱膨張係数の差に
よりＦＥＴチップ２１は周辺部が表面側に反り、この周
辺部がパッケージに密着せずに、間隙が生じる。このた
め、この周辺部において半田２６が厚く形成されること
になり、半田層の厚くなったＦＥＴチップ周辺部の熱抵
抗がチップ中心部に比べて上昇する。その結果、動作時
にＦＥＴ素子のチャネル温度が周辺部において局所的に
上昇し、熱暴走や熱的破壊、長期信頼性の低下といった
問題が生じることになる。特に、高出力ＦＥＴでは、ゲ
ート幅をかせぐためにインターディジット構造と呼ばれ
る単位ＦＥＴを並列に配置した構造を採用するが、出力
向上のためにゲート幅を増やすことでチップ横幅が増大
するため、チップ長辺方向の反り量が大きくなり、その
結果両端部での熱抵抗が増大する。
にＦＥＴチップをパッケージ等に実装する場合には、Ａ
ｕＳｎ合金等の半田を溶融させるのに３００℃以上で加
熱する必要がある。このとき、図８に示したように、Ｇ
ａＡｓ基板２２とＡｕメッキ膜２５の熱膨張係数の差に
よりＦＥＴチップ２１は周辺部が表面側に反り、この周
辺部がパッケージに密着せずに、間隙が生じる。このた
め、この周辺部において半田２６が厚く形成されること
になり、半田層の厚くなったＦＥＴチップ周辺部の熱抵
抗がチップ中心部に比べて上昇する。その結果、動作時
にＦＥＴ素子のチャネル温度が周辺部において局所的に
上昇し、熱暴走や熱的破壊、長期信頼性の低下といった
問題が生じることになる。特に、高出力ＦＥＴでは、ゲ
ート幅をかせぐためにインターディジット構造と呼ばれ
る単位ＦＥＴを並列に配置した構造を採用するが、出力
向上のためにゲート幅を増やすことでチップ横幅が増大
するため、チップ長辺方向の反り量が大きくなり、その
結果両端部での熱抵抗が増大する。
【０００５】なお、ＧａＡｓＦＥＴチップの熱抵抗はＧ
ａＡｓ基板、半田層、パッケージのベースのそれぞれの
部分の熱抵抗を足し合わせた値である。単純には素子が
形成されている発熱部から熱流の流れ込む面積および層
の厚さ、各々の材料の熱伝導率で決まる。組立て実装時
に通常用いられるＡｕＳｎ半田は、実装されたＦＥＴを
長時間動作させることによりＳｎが拡散するため熱伝導
率が低下し、半田層部分の熱抵抗が上昇する。
ａＡｓ基板、半田層、パッケージのベースのそれぞれの
部分の熱抵抗を足し合わせた値である。単純には素子が
形成されている発熱部から熱流の流れ込む面積および層
の厚さ、各々の材料の熱伝導率で決まる。組立て実装時
に通常用いられるＡｕＳｎ半田は、実装されたＦＥＴを
長時間動作させることによりＳｎが拡散するため熱伝導
率が低下し、半田層部分の熱抵抗が上昇する。
【０００６】このような問題点を解決するために特開昭
６１−２３３５０号公報では、チップ自体を厚く形成す
るとともに、素子部の直下が薄くなるように部分的にエ
ッチングを行い、その部分にＡｕを充填する構造が提案
されている。この構造ではチップ厚を大きくしているた
め、組立て時のチップの反りが低減でき、前記問題点を
回避することができる。しかしながら、素子部の直下を
薄くし、さらに充填するＡｕ層を厚く形成するため、温
度変化を受けた場合等に素子部に加えられる応力が大き
くなり、薄くされた素子部にクラックが生じる等の問題
が新たに発生することになり、チップの信頼性を低下さ
せる要因となる。
６１−２３３５０号公報では、チップ自体を厚く形成す
るとともに、素子部の直下が薄くなるように部分的にエ
ッチングを行い、その部分にＡｕを充填する構造が提案
されている。この構造ではチップ厚を大きくしているた
め、組立て時のチップの反りが低減でき、前記問題点を
回避することができる。しかしながら、素子部の直下を
薄くし、さらに充填するＡｕ層を厚く形成するため、温
度変化を受けた場合等に素子部に加えられる応力が大き
くなり、薄くされた素子部にクラックが生じる等の問題
が新たに発生することになり、チップの信頼性を低下さ
せる要因となる。
【０００７】本発明の目的は、チップにおける反りが発
生した場合でも、チップ周辺部での熱抵抗の増加を抑制
し、チップにおける熱抵抗の均一化を図った信頼性の高
い半導体装置を提供することにある。
生した場合でも、チップ周辺部での熱抵抗の増加を抑制
し、チップにおける熱抵抗の均一化を図った信頼性の高
い半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、表面に半導体
素子が形成された半導体基板の裏面に、比較的に厚く金
属膜が形成されているＰＨＳ構造を有する半導体装置に
おいて、半導体素子が形成されている領域の一部を含む
半導体基板の周辺部の基板厚が中央部に比べて薄く形成
されていることを特徴とする。半導体素子は、例えば単
位ＦＥＴを並列に配置したインターディジット構造とし
て構成され、半導体基板はこの単位ＦＥＴの配列方向の
両端部の基板厚が中央部に比べて薄く形成される。ここ
で、半導体基板の周辺部の基板厚さは、中央部の基板厚
さの５０〜７０％程度に設定され、また基板厚さが薄く
された半導体基板の周辺部は、中央部に対して１／３〜
１／５の長さ範囲であることが好ましい。
素子が形成された半導体基板の裏面に、比較的に厚く金
属膜が形成されているＰＨＳ構造を有する半導体装置に
おいて、半導体素子が形成されている領域の一部を含む
半導体基板の周辺部の基板厚が中央部に比べて薄く形成
されていることを特徴とする。半導体素子は、例えば単
位ＦＥＴを並列に配置したインターディジット構造とし
て構成され、半導体基板はこの単位ＦＥＴの配列方向の
両端部の基板厚が中央部に比べて薄く形成される。ここ
で、半導体基板の周辺部の基板厚さは、中央部の基板厚
さの５０〜７０％程度に設定され、また基板厚さが薄く
された半導体基板の周辺部は、中央部に対して１／３〜
１／５の長さ範囲であることが好ましい。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明を高出力ＧａＡｓＦＥ
ＴのＦＥＴチップに適用した実施形態であり、（ａ）は
平面図、（ｂ）はＡＡ線断面図である。ＦＥＴチップ１
を構成するＧａＡｓ基板２の表面には、ソース電極Ｓ、
ゲート電極Ｇ、ドレイン電極Ｄを備える複数個のＦＥＴ
が形成されている。ここで、出力を向上させるのにゲー
ト幅を大きくする必要があるため、基本ＦＥＴ構造とし
て単位ＦＥＴが複数個並列に構成された櫛形ゲート構造
と称する構造が用いられている。この場合、単位ＦＥＴ
のフィンガ長を一定とした場合、その本数によってゲー
ト幅が決まるため、通常１チップ内に数１０から数１０
０本の単位ＦＥＴを並べるが、それに伴いチップ横幅が
増大し、図示のように一方向（幅方向）に長い矩形状に
形成される。
参照して説明する。図１は本発明を高出力ＧａＡｓＦＥ
ＴのＦＥＴチップに適用した実施形態であり、（ａ）は
平面図、（ｂ）はＡＡ線断面図である。ＦＥＴチップ１
を構成するＧａＡｓ基板２の表面には、ソース電極Ｓ、
ゲート電極Ｇ、ドレイン電極Ｄを備える複数個のＦＥＴ
が形成されている。ここで、出力を向上させるのにゲー
ト幅を大きくする必要があるため、基本ＦＥＴ構造とし
て単位ＦＥＴが複数個並列に構成された櫛形ゲート構造
と称する構造が用いられている。この場合、単位ＦＥＴ
のフィンガ長を一定とした場合、その本数によってゲー
ト幅が決まるため、通常１チップ内に数１０から数１０
０本の単位ＦＥＴを並べるが、それに伴いチップ横幅が
増大し、図示のように一方向（幅方向）に長い矩形状に
形成される。
【００１０】前記ＦＥＴチップ１のＧａＡｓ基板２は３
０〜５０μｍ程度の厚さとして形成されているが、その
裏面において、前記幅方向の両端部２ａが、幅方向の長
さの１／３〜１／５の長さの領域にわたって削成され、
これら両端部２ａの厚さが１０〜３０μｍ程度にまで低
減されている。これにより、この両端部２ａの厚さは、
中央部２ｂの厚さに比べて５０〜７０％の厚さとなって
いる。そして、ＧａＡｓ基板の裏面の全面に薄いＴｉ／
Ａｕ膜４が形成され、さらにその表面にメッキ法により
厚さ１０〜３０μｍのＡｕメッキ膜４が形成されてい
る。なお、ＧａＡｓ基板２の表面には、前記ＦＥＴを被
覆するための絶縁膜３が形成されており、この実施形態
ではこの絶縁膜３はチップ１の周辺部には存在しない構
成とされている。
０〜５０μｍ程度の厚さとして形成されているが、その
裏面において、前記幅方向の両端部２ａが、幅方向の長
さの１／３〜１／５の長さの領域にわたって削成され、
これら両端部２ａの厚さが１０〜３０μｍ程度にまで低
減されている。これにより、この両端部２ａの厚さは、
中央部２ｂの厚さに比べて５０〜７０％の厚さとなって
いる。そして、ＧａＡｓ基板の裏面の全面に薄いＴｉ／
Ａｕ膜４が形成され、さらにその表面にメッキ法により
厚さ１０〜３０μｍのＡｕメッキ膜４が形成されてい
る。なお、ＧａＡｓ基板２の表面には、前記ＦＥＴを被
覆するための絶縁膜３が形成されており、この実施形態
ではこの絶縁膜３はチップ１の周辺部には存在しない構
成とされている。
【００１１】図２及び図３は図１に示したＦＥＴチップ
１の製造方法を工程順に示す断面図である。先ず、図２
（ａ）のように、ＧａＡｓ基板２、ここではＧａＡｓウ
ェハ表面に図１に示したようなＦＥＴ素子を形成し、こ
れらＦＥＴ素子形成領域を絶縁膜３で被覆した後、この
ＧａＡｓウェハ２の表面を下側に向けてワックス等の接
着剤１１でガラス板１２に貼り付ける。この状態でＧａ
Ａｓウェハ２の裏面を研磨することによりＧａＡｓウェ
ハを薄化する。さらに硫酸、過酸化水素水あるいは燐
酸、過酸化水素水混合液などのエッチング液を用いてＧ
ａＡｓエッチングを行い、最終的に３０〜５０μｍまで
薄くする。次に、図２（ｂ）に示すように、チップ部分
を覆うようにフォトレジスト１３を形成し、前記エッチ
ング液を用いるか、あるいは塩素系のガスを使用した反
応性イオンエッチング（ＲＩＥ）を用いることでチップ
間の領域をエッチングして除去し、個々のチップに分離
する。
１の製造方法を工程順に示す断面図である。先ず、図２
（ａ）のように、ＧａＡｓ基板２、ここではＧａＡｓウ
ェハ表面に図１に示したようなＦＥＴ素子を形成し、こ
れらＦＥＴ素子形成領域を絶縁膜３で被覆した後、この
ＧａＡｓウェハ２の表面を下側に向けてワックス等の接
着剤１１でガラス板１２に貼り付ける。この状態でＧａ
Ａｓウェハ２の裏面を研磨することによりＧａＡｓウェ
ハを薄化する。さらに硫酸、過酸化水素水あるいは燐
酸、過酸化水素水混合液などのエッチング液を用いてＧ
ａＡｓエッチングを行い、最終的に３０〜５０μｍまで
薄くする。次に、図２（ｂ）に示すように、チップ部分
を覆うようにフォトレジスト１３を形成し、前記エッチ
ング液を用いるか、あるいは塩素系のガスを使用した反
応性イオンエッチング（ＲＩＥ）を用いることでチップ
間の領域をエッチングして除去し、個々のチップに分離
する。
【００１２】さらに、図２（ｃ）に示すように、チップ
の幅方向の中央部の２／３〜４／５の領域をフォトレジ
スト１４で覆い、前記したと同様の反応性イオンエッチ
ングを用いてチップ両端部２ａを１０〜２０μｍ程度エ
ッチングし、両端部２ａをさらに薄く形成する。次に、
図３（ａ）のように、前記フォトレジストを除去した
後、メッキ下地層として全面にスバッタ法によりＴｉ／
Ａｕ膜４を被着させる。ここでＴｉおよびＡｕの膜厚と
して、たとえばＴｉ（１０００Å）／Ａｕ（１０００
Å）を用いる。次いで、チップ分離領域を保護するよう
にフォトレジスト１５を形成した後、電解メッキ法を用
いてチップ裏面領域にＡｕ膜５を１０〜２０μｍの厚さ
に形成する。その後、図３（ｂ）のように、フォトレジ
ストを除去し、Ａｕメッキされた領域以外のＴｉ／Ａｕ
膜４をイオンミリング法によりエッチング除去する。さ
らに、ＧａＡｓウェハを貼り付けたガラス板１２からチ
ップを剥がすことにより、ＦＥＴチップが完成する。
の幅方向の中央部の２／３〜４／５の領域をフォトレジ
スト１４で覆い、前記したと同様の反応性イオンエッチ
ングを用いてチップ両端部２ａを１０〜２０μｍ程度エ
ッチングし、両端部２ａをさらに薄く形成する。次に、
図３（ａ）のように、前記フォトレジストを除去した
後、メッキ下地層として全面にスバッタ法によりＴｉ／
Ａｕ膜４を被着させる。ここでＴｉおよびＡｕの膜厚と
して、たとえばＴｉ（１０００Å）／Ａｕ（１０００
Å）を用いる。次いで、チップ分離領域を保護するよう
にフォトレジスト１５を形成した後、電解メッキ法を用
いてチップ裏面領域にＡｕ膜５を１０〜２０μｍの厚さ
に形成する。その後、図３（ｂ）のように、フォトレジ
ストを除去し、Ａｕメッキされた領域以外のＴｉ／Ａｕ
膜４をイオンミリング法によりエッチング除去する。さ
らに、ＧａＡｓウェハを貼り付けたガラス板１２からチ
ップを剥がすことにより、ＦＥＴチップが完成する。
【００１３】このように形成されたＦＥＴチップは、図
４に示すように、ＡｕＳｎ半田１６を用いてパッケージ
１７にマウントされる。このとき、ＦＥＴチップの裏面
のＡｕメッキ膜５をパッケージ１７に接触させた状態で
半田付けを行う。このため、この半田付け時の加熱によ
り、ＧａＡｓ基板２とＡｕメッキ膜５との熱膨張率の違
いに基づく反りが発生し、チップ１の両端部２ａが上方
向に湾曲される。
４に示すように、ＡｕＳｎ半田１６を用いてパッケージ
１７にマウントされる。このとき、ＦＥＴチップの裏面
のＡｕメッキ膜５をパッケージ１７に接触させた状態で
半田付けを行う。このため、この半田付け時の加熱によ
り、ＧａＡｓ基板２とＡｕメッキ膜５との熱膨張率の違
いに基づく反りが発生し、チップ１の両端部２ａが上方
向に湾曲される。
【００１４】そして、マウントされたＦＥＴチップのＦ
ＥＴ素子に通電してＦＥＴを動作させた場合、印加され
たＤＣ電力のうち一部は出力電力になるが、大部分は熱
として消費され、ＦＥＴ形成領域において発熱が生じ
る。図５は図１に示した本発明のＦＥＴチップと、図７
に示した従来のＦＥＴチップをそれぞれパッケージにマ
ウントした状態におけるチップ長辺方向のチャネル温度
分布を示す。ここでＤＣバイアスはたとえばドレイン電
圧１０Ｖ，ドレイン電流５Ａの場合を示す。図５に示す
ように、従来のチップではチップ両端部のチャネル温度
が増加しているのに対して、本発明のチップでは両端部
のチャネル温度の上昇は抑制されており、均一な温度分
布となっている。このことから、本発明の構成では、チ
ップ周辺部での熱抵抗の増加が抑制され、チップにおけ
る熱抵抗の均一化を図った信頼性の高い半導体装置が得
られることになる。
ＥＴ素子に通電してＦＥＴを動作させた場合、印加され
たＤＣ電力のうち一部は出力電力になるが、大部分は熱
として消費され、ＦＥＴ形成領域において発熱が生じ
る。図５は図１に示した本発明のＦＥＴチップと、図７
に示した従来のＦＥＴチップをそれぞれパッケージにマ
ウントした状態におけるチップ長辺方向のチャネル温度
分布を示す。ここでＤＣバイアスはたとえばドレイン電
圧１０Ｖ，ドレイン電流５Ａの場合を示す。図５に示す
ように、従来のチップではチップ両端部のチャネル温度
が増加しているのに対して、本発明のチップでは両端部
のチャネル温度の上昇は抑制されており、均一な温度分
布となっている。このことから、本発明の構成では、チ
ップ周辺部での熱抵抗の増加が抑制され、チップにおけ
る熱抵抗の均一化を図った信頼性の高い半導体装置が得
られることになる。
【００１５】図６は本発明の第２の実施形態のＦＥＴチ
ップの断面図である。この実施形態では、同図に示され
るように、ＦＥＴチップ１Ａの両端部２ａは、ＧａＡｓ
基板２Ａの裏面側においてテーバー状に削成され、中央
部２ｂに対して徐々に厚さが低減された構成とされてい
る。そして、このＧａＡｓ基板２Ａの裏面にはＡｕメッ
キ膜５が形成されている。この構成によっても、ＦＥＴ
チップの両端部の厚さが低減されていることで、ＦＥＴ
チップをマウントしたときに生じる反りによって両端部
での半田の厚さが増大された場合でも、両端部を含めた
ＦＥＴチップ全体のチャネル温度分布の均一化が実現で
きる。
ップの断面図である。この実施形態では、同図に示され
るように、ＦＥＴチップ１Ａの両端部２ａは、ＧａＡｓ
基板２Ａの裏面側においてテーバー状に削成され、中央
部２ｂに対して徐々に厚さが低減された構成とされてい
る。そして、このＧａＡｓ基板２Ａの裏面にはＡｕメッ
キ膜５が形成されている。この構成によっても、ＦＥＴ
チップの両端部の厚さが低減されていることで、ＦＥＴ
チップをマウントしたときに生じる反りによって両端部
での半田の厚さが増大された場合でも、両端部を含めた
ＦＥＴチップ全体のチャネル温度分布の均一化が実現で
きる。
【００１６】ここで、前記各実施形態では、ＦＥＴチッ
プに複数個のＦＥＴが一方向に配列されている例を示し
ているが、複数個のＦＥＴが一方向およびこれと直交す
る方向のそれぞれに配列されている場合には、ＦＥＴチ
ップの周辺部において半導体基板の厚さを薄くするよう
に構成する。
プに複数個のＦＥＴが一方向に配列されている例を示し
ているが、複数個のＦＥＴが一方向およびこれと直交す
る方向のそれぞれに配列されている場合には、ＦＥＴチ
ップの周辺部において半導体基板の厚さを薄くするよう
に構成する。
【００１７】なお、特開平６−１７７１７８号公報に
は、本発明と同様に半導体チップの裏面の周縁部を切欠
いた上で、半田により基板にマウントする構造が開示さ
れているが、この公報の技術は、半導体チップの裏面に
メッキ膜が比較的厚く形成されているＰＨＳ構造の半導
体装置ではなく、しかも半導体チップに生じる反りが要
因とされる熱抵抗の均一化を図るものではなく、この点
で本発明とは実質的な構成が相違している。また、公報
の技術は、本発明のように、複数の素子の配列方向の両
端部を薄く形成して熱抵抗の均一化を図ることで、複数
の素子の特性の均一化を図ることを示唆するものではな
い。
は、本発明と同様に半導体チップの裏面の周縁部を切欠
いた上で、半田により基板にマウントする構造が開示さ
れているが、この公報の技術は、半導体チップの裏面に
メッキ膜が比較的厚く形成されているＰＨＳ構造の半導
体装置ではなく、しかも半導体チップに生じる反りが要
因とされる熱抵抗の均一化を図るものではなく、この点
で本発明とは実質的な構成が相違している。また、公報
の技術は、本発明のように、複数の素子の配列方向の両
端部を薄く形成して熱抵抗の均一化を図ることで、複数
の素子の特性の均一化を図ることを示唆するものではな
い。
【００１８】
【発明の効果】以上説明したように本発明は、ＰＨＳ構
造を有する半導体装置において、半導体素子が形成され
ている領域の一部を含む半導体基板の周辺部の基板厚が
中央部に比べて薄く形成されているので、マウントされ
た半導体装置に反りが発生した場合でも、周辺部の熱抵
抗を中央部と同程度に低減することが可能となり、半導
体装置の全体の熱抵抗を均一化して均一な素子温度分布
を保つことが可能となる。これにより、高出力のＧａＡ
ｓＦＥＴにおいても十分な信頼性のある半導体装置を得
ることが可能となる。
造を有する半導体装置において、半導体素子が形成され
ている領域の一部を含む半導体基板の周辺部の基板厚が
中央部に比べて薄く形成されているので、マウントされ
た半導体装置に反りが発生した場合でも、周辺部の熱抵
抗を中央部と同程度に低減することが可能となり、半導
体装置の全体の熱抵抗を均一化して均一な素子温度分布
を保つことが可能となる。これにより、高出力のＧａＡ
ｓＦＥＴにおいても十分な信頼性のある半導体装置を得
ることが可能となる。
【図１】本発明の第１実施形態の半導体装置の平面図と
ＡＡ線断面図である。
ＡＡ線断面図である。
【図２】図１の半導体装置の製造方法を工程順に示す断
面図のその１である。
面図のその１である。
【図３】図１の半導体装置の製造方法を工程順に示す断
面図のその２である。
面図のその２である。
【図４】図１の半導体装置をマウントした状態を示す断
面図である。
面図である。
【図５】従来と本発明の各半導体装置におけるチャネル
温度分布を比較して示す図である。
温度分布を比較して示す図である。
【図６】本発明の第２の実施形態の断面図である。
【図７】従来の半導体装置の一例の平面図とＢＢ線断面
図である。
図である。
【図８】図７の半導体装置をマウントした状態の断面図
である。
である。
１，１Ａ ＦＥＴチップ ２，２Ａ ＧａＡｓ基板 ２ａ 両端部 ２ｂ 中央部 ３ 絶縁膜 ４ Ｔｉ／Ａｕ膜 ５ Ａｕメッキ膜
Claims (6)
- 【請求項１】 表面に半導体素子が形成された半導体基
板の裏面に、比較的に厚く金属膜が形成されているプレ
ーテッドヒートシンク構造を有する半導体装置におい
て、前記半導体素子が形成されている領域の一部を含む
半導体基板の周辺部の基板厚が中央部に比べて薄く形成
されていることを特徴とする半導体装置。 - 【請求項２】 半導体素子は、単位ＦＥＴを並列に配置
したインターディジット構造として構成され、前記半導
体基板はこの単位ＦＥＴの配列方向の両端部の基板厚が
中央部に比べて薄く形成されている請求項１の半導体装
置。 - 【請求項３】 半導体基板の周辺部の基板厚さは、中央
部の基板厚さの５０〜７０％程度に設定されてなる請求
項１または２の半導体装置。 - 【請求項４】 基板厚さが薄くされた半導体基板の周辺
部は、中央部に対して１／３〜１／５の長さ範囲である
請求項３の半導体装置。 - 【請求項５】 半導体基板はＧａＡｓ基板であり、この
ＧａＡｓ基板の裏面の金属膜はＡｕメッキ膜である請求
項１ないし４のいずれかの半導体装置。 - 【請求項６】 半導体装置は、裏面において金属膜に対
して濡れ性のある金属ろう材によりパッケージまたはヒ
ートシンクにマウントされる請求項５の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9003543A JP2845232B2 (ja) | 1997-01-13 | 1997-01-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9003543A JP2845232B2 (ja) | 1997-01-13 | 1997-01-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10199900A JPH10199900A (ja) | 1998-07-31 |
| JP2845232B2 true JP2845232B2 (ja) | 1999-01-13 |
Family
ID=11560341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9003543A Expired - Fee Related JP2845232B2 (ja) | 1997-01-13 | 1997-01-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845232B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4480818B2 (ja) * | 1999-09-30 | 2010-06-16 | 株式会社ルネサステクノロジ | 半導体装置 |
| DE10106836B4 (de) | 2001-02-14 | 2009-01-22 | Infineon Technologies Ag | Integrierte Schaltungsanordnung aus einem flächigen Substrat |
| JP7543863B2 (ja) | 2020-11-17 | 2024-09-03 | 富士電機株式会社 | 半導体モジュール |
-
1997
- 1997-01-13 JP JP9003543A patent/JP2845232B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10199900A (ja) | 1998-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5047833A (en) | Solderable front metal contact for MOS devices | |
| US6372550B2 (en) | Semiconductor device and method for manufacturing same | |
| JPH08213409A (ja) | 半導体装置 | |
| JPH1187367A (ja) | 半導体装置 | |
| JP2868008B1 (ja) | 半導体装置及びその製造方法 | |
| JP2845232B2 (ja) | 半導体装置 | |
| JP3522939B2 (ja) | 半導体デバイス及びその製造方法 | |
| JP2713200B2 (ja) | 半導体装置およびその製造方法 | |
| JP2007123841A (ja) | 半導体レーザ素子 | |
| JPH09232338A (ja) | 半導体装置およびその製造方法 | |
| JP2725696B2 (ja) | 半導体装置 | |
| JPH04293268A (ja) | 半導体装置とその製造方法 | |
| JPH05166849A (ja) | 半導体素子 | |
| JPH11238870A (ja) | 半導体装置とその製造方法 | |
| JP3520161B2 (ja) | 半導体装置，及びその製造方法 | |
| JPH09266215A (ja) | 高周波高出力用半導体デバイスおよびその製造方法 | |
| JP3302811B2 (ja) | マイクロ波半導体装置 | |
| JP7656152B2 (ja) | 半導体装置 | |
| JP2629600B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05152340A (ja) | 電界効果トランジスタ | |
| JP2858643B2 (ja) | 高出力半導体装置 | |
| JPH06168958A (ja) | 半導体装置の製造方法 | |
| JPS5984468A (ja) | 半導体装置 | |
| JPH0491441A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6177369A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |