JPH05166941A - 半導体セルフアライン・コンタクト構造および製造方法 - Google Patents
半導体セルフアライン・コンタクト構造および製造方法Info
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- JPH05166941A JPH05166941A JP33238091A JP33238091A JPH05166941A JP H05166941 A JPH05166941 A JP H05166941A JP 33238091 A JP33238091 A JP 33238091A JP 33238091 A JP33238091 A JP 33238091A JP H05166941 A JPH05166941 A JP H05166941A
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Landscapes
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Abstract
(57)【要約】
【目的】 エッチング停止層として働き、およびコンタ
クトホールの側面の導体領域をプラグから電気的に分離
するように働く酸化チタン層を有する半導体セルフアラ
イン・コンタクト構造および製造方法を提供する。 【構成】 半導体基板１は、表面に第１の導体層２を有
し、第１の絶縁体層３によって被覆され、絶縁体表面上
にチタンまたはチタン・カプセル充填導電物質による第
２の導体層４のパターンを形成する。酸化チタンの第２
の絶縁体層５は、第２の導体層のパターンの上面および
側面を取り囲む。第３の絶縁体層６はパターンを被覆す
る。コンタクトホールは第２の導体層のパターンの端に
オーバラップし、第３および第１の絶縁体層を通って第
１の導体層までエッチングされる。エッチングは第２の
絶縁体層に覆われた表面では行われない。コンタクトホ
ール７は第３の導体層８で充填される。
クトホールの側面の導体領域をプラグから電気的に分離
するように働く酸化チタン層を有する半導体セルフアラ
イン・コンタクト構造および製造方法を提供する。 【構成】 半導体基板１は、表面に第１の導体層２を有
し、第１の絶縁体層３によって被覆され、絶縁体表面上
にチタンまたはチタン・カプセル充填導電物質による第
２の導体層４のパターンを形成する。酸化チタンの第２
の絶縁体層５は、第２の導体層のパターンの上面および
側面を取り囲む。第３の絶縁体層６はパターンを被覆す
る。コンタクトホールは第２の導体層のパターンの端に
オーバラップし、第３および第１の絶縁体層を通って第
１の導体層までエッチングされる。エッチングは第２の
絶縁体層に覆われた表面では行われない。コンタクトホ
ール７は第３の導体層８で充填される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体セルフアライン
・コンタクト構造および製造方法に関する。
・コンタクト構造および製造方法に関する。
【０００２】
【従来の技術】半導体デバイスにおいて、２つの異なる
第１と第２の導体層を分離する絶縁体層に開口されたコ
ンタクトホールには、第３の導体が充填されてコンタク
トホール・プラグが形成され、コンタクトホール・プラ
グが第１と第２の導体層の間を電気的に接続する。
第１と第２の導体層を分離する絶縁体層に開口されたコ
ンタクトホールには、第３の導体が充填されてコンタク
トホール・プラグが形成され、コンタクトホール・プラ
グが第１と第２の導体層の間を電気的に接続する。
【０００３】現在のコンタクトホール・プラグおよびメ
タライゼーション・デバイスは、化学気相成長法（ＣＶ
Ｄ）で堆積されたポリシリコン，タングステン，または
窒化チタンのプラグを有している。プラグは、コンタク
トホールを充填し、プラグの底面を通じて基板に電気的
に接触する。さらに、コンタクトホール・プラグを被覆
するメタライゼーション層を有し、プラグの上面を通じ
てプラグに電気的に接触する。
タライゼーション・デバイスは、化学気相成長法（ＣＶ
Ｄ）で堆積されたポリシリコン，タングステン，または
窒化チタンのプラグを有している。プラグは、コンタク
トホールを充填し、プラグの底面を通じて基板に電気的
に接触する。さらに、コンタクトホール・プラグを被覆
するメタライゼーション層を有し、プラグの上面を通じ
てプラグに電気的に接触する。
【０００４】
【発明が解決しようとする課題】半導体デバイスの最小
寸法が０．５μｍ以下になると、コンタクトホール寸法
と、種々の層間のリソグラフィ位置合せの最大許容誤差
との両方が極端に小さくなる。例えば、２５６Ｍｂｉｔ
ＤＲＡＭデバイスでは、コンタクトホールの最小寸法
が約０．２５μｍであり、０．０５μｍ以下の位置合せ
許容誤差が必要である。このような小さなコンタクトホ
ールの寸法および許容誤差は、従来のフォトリソグラフ
ィでは達成できないので、セルフアライン・コンタクト
・プロセスを用いる。このプロセスにおいては、大きな
コンタクトホールが下部パターン上に開口され、この下
部パターンはコンタクトホール・エッチングの際にマス
クとして作用する。このコンタクトホールは、下部パタ
ーンの間でエッチングされるので、セルフアラインであ
ると言われている。エッチング停止層は、コンタクトホ
ール・エッチングの際に下部パターンがエッチングされ
ないように保護し、このプロセスに重要な役割を果た
す。ポリシリコンはこの目的に最も適した物質である。
しかし、ポリシリコン・エッチング停止層の付加的厚み
は、ウェハ上のパターンの段差の高さを大きくし、これ
が表面の平坦化を困難にする。さらに、コンタクトホー
ル内のポリシリコン・エッチング停止層の表面は、コン
タクトホール・プラグに短絡してしまう。これを防止す
るために、薄いＳｉＯ2 層をコンタクトホールの側壁に
堆積しなければならず、これによってコンタクトホール
の直径は縮小し、プラグ抵抗およびプラグと導体層間の
接触抵抗の両方が増大する。
寸法が０．５μｍ以下になると、コンタクトホール寸法
と、種々の層間のリソグラフィ位置合せの最大許容誤差
との両方が極端に小さくなる。例えば、２５６Ｍｂｉｔ
ＤＲＡＭデバイスでは、コンタクトホールの最小寸法
が約０．２５μｍであり、０．０５μｍ以下の位置合せ
許容誤差が必要である。このような小さなコンタクトホ
ールの寸法および許容誤差は、従来のフォトリソグラフ
ィでは達成できないので、セルフアライン・コンタクト
・プロセスを用いる。このプロセスにおいては、大きな
コンタクトホールが下部パターン上に開口され、この下
部パターンはコンタクトホール・エッチングの際にマス
クとして作用する。このコンタクトホールは、下部パタ
ーンの間でエッチングされるので、セルフアラインであ
ると言われている。エッチング停止層は、コンタクトホ
ール・エッチングの際に下部パターンがエッチングされ
ないように保護し、このプロセスに重要な役割を果た
す。ポリシリコンはこの目的に最も適した物質である。
しかし、ポリシリコン・エッチング停止層の付加的厚み
は、ウェハ上のパターンの段差の高さを大きくし、これ
が表面の平坦化を困難にする。さらに、コンタクトホー
ル内のポリシリコン・エッチング停止層の表面は、コン
タクトホール・プラグに短絡してしまう。これを防止す
るために、薄いＳｉＯ2 層をコンタクトホールの側壁に
堆積しなければならず、これによってコンタクトホール
の直径は縮小し、プラグ抵抗およびプラグと導体層間の
接触抵抗の両方が増大する。
【０００５】本発明の目的は、このような問題を解決し
た半導体セルフアライン・コンタクト構造および製造方
法を提供することにある。
た半導体セルフアライン・コンタクト構造および製造方
法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体セルフア
ライン・コンタクト構造は、半導体基板と、前記半導体
基板の表面に形成された不純物ドープ・シリコンの第１
の導体層と、前記第１の導体層を被覆する第１の絶縁体
層と、前記第１の絶縁体層上に形成され、チタンまたは
チタン・カプセル充填導電物質の第２の導体層よりなる
パターンと、前記第２の導体層のパターンの上面および
側面に形成された酸化チタンの第２絶縁体層と、前記第
２の導体層のパターンを被覆する第３の絶縁体層と、前
記第２の導体層のパターンの間に存在し、前記第１およ
び第３の絶縁体層を通り前記第１の導体層に伸びるコン
タクトホールと、前記コンタクトホールに充填する第３
の導体層とを有する。
ライン・コンタクト構造は、半導体基板と、前記半導体
基板の表面に形成された不純物ドープ・シリコンの第１
の導体層と、前記第１の導体層を被覆する第１の絶縁体
層と、前記第１の絶縁体層上に形成され、チタンまたは
チタン・カプセル充填導電物質の第２の導体層よりなる
パターンと、前記第２の導体層のパターンの上面および
側面に形成された酸化チタンの第２絶縁体層と、前記第
２の導体層のパターンを被覆する第３の絶縁体層と、前
記第２の導体層のパターンの間に存在し、前記第１およ
び第３の絶縁体層を通り前記第１の導体層に伸びるコン
タクトホールと、前記コンタクトホールに充填する第３
の導体層とを有する。
【０００７】また、本発明の半導体コンタクトホール構
造製造方法は、単結晶シリコン基板内に不純物ドープ・
シリコンの第１の導体層を形成するステップと、前記基
板上に第１の絶縁体層を堆積するステップと、前記第１
の絶縁体層上にチタンまたはチタン・カプセル充填導電
物質の第２の導体層を堆積し、エッチングしてパターン
を形成するステップと、前記パターンを酸素中でアニー
ルして、前記パターンの上面および側面に酸化チタンの
第２の絶縁体層を形成するステップと、第３の絶縁体層
を前記パターン上に堆積するステップと、前記パターン
の端にオーバラップするコンタクトホールを、前記第２
の絶縁体層をそのまま残して前記第１および第３の絶縁
体層内に前記第１の導体層までエッチングするステップ
と、前記コンタクトホールを第３の導体層で充填するス
テップとを含む。
造製造方法は、単結晶シリコン基板内に不純物ドープ・
シリコンの第１の導体層を形成するステップと、前記基
板上に第１の絶縁体層を堆積するステップと、前記第１
の絶縁体層上にチタンまたはチタン・カプセル充填導電
物質の第２の導体層を堆積し、エッチングしてパターン
を形成するステップと、前記パターンを酸素中でアニー
ルして、前記パターンの上面および側面に酸化チタンの
第２の絶縁体層を形成するステップと、第３の絶縁体層
を前記パターン上に堆積するステップと、前記パターン
の端にオーバラップするコンタクトホールを、前記第２
の絶縁体層をそのまま残して前記第１および第３の絶縁
体層内に前記第１の導体層までエッチングするステップ
と、前記コンタクトホールを第３の導体層で充填するス
テップとを含む。
【０００８】さらに、前記チタンまたはチタン・カプセ
ル充填導電物質を被覆する酸化チタンは、前記チタンま
たはチタン・カプセル充填導電物質を、６００〜８００
℃の酸素中でアニールすることにより形成する。
ル充填導電物質を被覆する酸化チタンは、前記チタンま
たはチタン・カプセル充填導電物質を、６００〜８００
℃の酸素中でアニールすることにより形成する。
【０００９】
【作用】チタン・パターンの上面または側面の酸化チタ
ン層は２つの目的に貢献する。第１の目的は、エッチン
グ停止層として、コンタクトホール・エッチング工程中
に下部導体がエッチングされないように保護することで
ある。第２の目的は、絶縁体層として、コンタクトホー
ルを充填し基板に電気的コンタクトを形成するプラグか
ら、コンタクトホールの側面の導体領域を電気的に分離
するように働くことである。酸化チタンは、絶縁体なの
でポリシリコンに対して好適である。なぜなら、導体に
接続されないまま残されたポリシリコンは、非接地また
は“浮遊”面として、デバイス動作の際に静電結合効果
をもたらすからである。
ン層は２つの目的に貢献する。第１の目的は、エッチン
グ停止層として、コンタクトホール・エッチング工程中
に下部導体がエッチングされないように保護することで
ある。第２の目的は、絶縁体層として、コンタクトホー
ルを充填し基板に電気的コンタクトを形成するプラグか
ら、コンタクトホールの側面の導体領域を電気的に分離
するように働くことである。酸化チタンは、絶縁体なの
でポリシリコンに対して好適である。なぜなら、導体に
接続されないまま残されたポリシリコンは、非接地また
は“浮遊”面として、デバイス動作の際に静電結合効果
をもたらすからである。
【００１０】
【実施例】発明の実施例を図面を参照して説明する。図
１および図２は、本発明の半導体セルフアライン・コン
タクト構造の一実施例およびその製造方法を示す図であ
る。製造方法を説明しながら、その構造を明らかにす
る。
１および図２は、本発明の半導体セルフアライン・コン
タクト構造の一実施例およびその製造方法を示す図であ
る。製造方法を説明しながら、その構造を明らかにす
る。
【００１１】まず、図１（ａ）に示すように、シリコン
基板１に、砒素注入によってドープされた第１の導体層
２を形成し、続いてＳｉＯ2 よりなる第１の絶縁体層３
によって被覆する。
基板１に、砒素注入によってドープされた第１の導体層
２を形成し、続いてＳｉＯ2 よりなる第１の絶縁体層３
によって被覆する。
【００１２】次に図１（ｂ）に示すように、チタンより
なる第２の導体層４を、ＳｉＯ2 層３上にスパッタリン
グする。続いて、レジスト（図示せず）を塗布し、リソ
グラフィ技術によってレジストにパターンを規定し、反
応性イオン・エッチングによってチタン層をエッチング
する。
なる第２の導体層４を、ＳｉＯ2 層３上にスパッタリン
グする。続いて、レジスト（図示せず）を塗布し、リソ
グラフィ技術によってレジストにパターンを規定し、反
応性イオン・エッチングによってチタン層をエッチング
する。
【００１３】次に図１（ｃ）に示すように、６００℃の
急速熱処理チャンバ内の酸素中でパターンをアニールす
ることにより、チタン・パターンの上面および側面に酸
化チタンよりなる第２の絶縁体層５を形成する。次に図
２（ｄ）に示すように、ＳｉＯ2 よりなる第３の絶縁体
層６をこのパターン上に堆積する。
急速熱処理チャンバ内の酸素中でパターンをアニールす
ることにより、チタン・パターンの上面および側面に酸
化チタンよりなる第２の絶縁体層５を形成する。次に図
２（ｄ）に示すように、ＳｉＯ2 よりなる第３の絶縁体
層６をこのパターン上に堆積する。
【００１４】次に図２（ｅ）に示すように、レジスト
（図示せず）を塗布し、リソグラフィ技術によってチタ
ン・パターンにオーバラップするコンタクトホール・パ
ターンを規定し、チタン・パターン間の第３の絶縁体層
６をエッチングし、さらにチタン・パターンの下の第１
の絶縁体層３を第１の導体層２までエッチングしてコン
タクトホール７を開口する。このエッチングはチタン・
パターンを覆う第２の絶縁体層５で停止する。
（図示せず）を塗布し、リソグラフィ技術によってチタ
ン・パターンにオーバラップするコンタクトホール・パ
ターンを規定し、チタン・パターン間の第３の絶縁体層
６をエッチングし、さらにチタン・パターンの下の第１
の絶縁体層３を第１の導体層２までエッチングしてコン
タクトホール７を開口する。このエッチングはチタン・
パターンを覆う第２の絶縁体層５で停止する。
【００１５】最後に、図２（ｆ）に示すように、コンタ
クトホール７を、燐ドープ・ポリシリコンの第３の導体
層８で充填する。
クトホール７を、燐ドープ・ポリシリコンの第３の導体
層８で充填する。
【００１６】以上のように本実施例によれば、最小寸法
より大きな寸法でレジストに規定されたコンタクトホー
ルであって、酸化チタン・エッチング停止層で被覆され
た下部導体パターンをマスクとして用い、そのパターン
の間でコンタクトホール・エッチングを行って、酸化チ
タン絶縁体に対して“セルフアライン”コンタクトを持
ち、酸化チタン絶縁体は下部導体パターンをコンタクト
ホール・プラグから電気的に分離させているコンタクト
ホールが形成される。
より大きな寸法でレジストに規定されたコンタクトホー
ルであって、酸化チタン・エッチング停止層で被覆され
た下部導体パターンをマスクとして用い、そのパターン
の間でコンタクトホール・エッチングを行って、酸化チ
タン絶縁体に対して“セルフアライン”コンタクトを持
ち、酸化チタン絶縁体は下部導体パターンをコンタクト
ホール・プラグから電気的に分離させているコンタクト
ホールが形成される。
【００１７】
【発明の効果】本発明のセルフアライン・コンタクト構
造および製造方法は、現在のウェハ製造工程に適合す
る。なぜなら、チタンが一般に、アルミニウムの下の障
壁層として用いられているからである。チタンの急速な
酸化は、導体パターンの表面に、コンタクトホール・エ
ッチングの際のエッチング停止層として、およびコンタ
クトホール・プラグから導体パターンを分離する絶縁体
として作用する、薄い絶縁体を形成することができる。
造および製造方法は、現在のウェハ製造工程に適合す
る。なぜなら、チタンが一般に、アルミニウムの下の障
壁層として用いられているからである。チタンの急速な
酸化は、導体パターンの表面に、コンタクトホール・エ
ッチングの際のエッチング停止層として、およびコンタ
クトホール・プラグから導体パターンを分離する絶縁体
として作用する、薄い絶縁体を形成することができる。
【図１】半導体セルフアライン・コンタクト構造の製造
方法を示す図であり、（ａ）は拡散層および第１の絶縁
体層を形成する工程を、（ｂ）はチタン層上に導体パタ
ーンをエッチングする工程を、（ｃ）はチタン・パター
ンの表面に酸化チタン層を形成する工程を示している。
方法を示す図であり、（ａ）は拡散層および第１の絶縁
体層を形成する工程を、（ｂ）はチタン層上に導体パタ
ーンをエッチングする工程を、（ｃ）はチタン・パター
ンの表面に酸化チタン層を形成する工程を示している。
【図２】半導体セルフアライン・コンタクト構造の製造
方法を示す図であり、（ｄ）は酸化チタンが被覆された
チタン・パターンに第２の絶縁体層を堆積する工程を、
（ｅ）はチタン・パターンの間に、第２および第１の絶
縁体層を通るコンタクトホールをエッチングする工程
を、（ｆ）はコンタクトホールに燐ドープ・ポリシリコ
ンを充填する工程を示している。
方法を示す図であり、（ｄ）は酸化チタンが被覆された
チタン・パターンに第２の絶縁体層を堆積する工程を、
（ｅ）はチタン・パターンの間に、第２および第１の絶
縁体層を通るコンタクトホールをエッチングする工程
を、（ｆ）はコンタクトホールに燐ドープ・ポリシリコ
ンを充填する工程を示している。
【符号の説明】 １ 半導体基板 ２ 第１の導体層 ３ 第１の絶縁体層 ４ 第２の導体層 ５ 第２の絶縁体層 ６ 第３の絶縁体層 ７ コンタクトホール ８ 第３の導体層
Claims (3)
- 【請求項１】半導体基板と、 前記半導体基板の表面に形成された不純物ドープ・シリ
コンの第１の導体層と、 前記第１の導体層を被覆する第１の絶縁体層と、 前記第１の絶縁体層上に形成され、チタンまたはチタン
・カプセル充填導電物質の第２の導体層よりなるパター
ンと、 前記第２の導体層のパターンの上面および側面に形成さ
れた酸化チタンの第２の絶縁体層と、 前記第２の導体層のパターンを被覆する第３の絶縁体層
と、 前記第２の導体層のパターンの間に存在し、前記第１お
よび第３の絶縁体層を通り前記第１の導体層に伸びるコ
ンタクトホールと、 前記コンタクトホールに充填する第３の導体層とを有す
る半導体セルフアライン・コンタクト構造。 - 【請求項２】単結晶シリコン基板内に不純物ドープ・シ
リコンの第１の導体層を形成するステップと、 前記基板上に第１の絶縁体層を堆積するステップと、 前記第１の絶縁体層上にチタンまたはチタン・カプセル
充填導電物質の第２の導体層を堆積し、エッチングして
パターンを形成するステップと、 前記パターンを酸素中でアニールして、前記パターンの
上面および側面に酸化チタンの第２の絶縁体層を形成す
るステップと、 第３の絶縁体層を前記パターン上に堆積するステップ
と、 前記パターンの端にオーバラップするコンタクトホール
を、前記第２の絶縁体層をそのまま残して前記第１およ
び第３の絶縁体層内に前記第１の導体層までエッチング
するステップと、 前記コンタクトホールを第３の導体層で充填するステッ
プとを含む半導体セルフアライン・コンタクト製造方
法。 - 【請求項３】前記チタンまたはチタン・カプセル充填導
電物質を被覆する酸化チタンは、前記チタンまたはチタ
ン・カプセル充填導電物質を、６００〜８００℃の酸素
中でアニールすることにより形成する、請求項２記載の
半導体セルフアライン・コンタクト製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33238091A JPH05166941A (ja) | 1991-12-17 | 1991-12-17 | 半導体セルフアライン・コンタクト構造および製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33238091A JPH05166941A (ja) | 1991-12-17 | 1991-12-17 | 半導体セルフアライン・コンタクト構造および製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166941A true JPH05166941A (ja) | 1993-07-02 |
Family
ID=18254320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33238091A Pending JPH05166941A (ja) | 1991-12-17 | 1991-12-17 | 半導体セルフアライン・コンタクト構造および製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100248142B1 (ko) * | 1996-12-20 | 2000-03-15 | 김영환 | 반도체소자 제조방법 |
| EP1267397A1 (en) * | 2001-06-11 | 2002-12-18 | Infineon Technologies SC300 GmbH & Co. KG | Semiconductor device with self-aligned contact and method for manufacturing said device |
-
1991
- 1991-12-17 JP JP33238091A patent/JPH05166941A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100248142B1 (ko) * | 1996-12-20 | 2000-03-15 | 김영환 | 반도체소자 제조방법 |
| EP1267397A1 (en) * | 2001-06-11 | 2002-12-18 | Infineon Technologies SC300 GmbH & Co. KG | Semiconductor device with self-aligned contact and method for manufacturing said device |
| US6784553B2 (en) | 2001-06-11 | 2004-08-31 | Infineon Technologies Sc300 Gmbh & Co. Kg | Semiconductor device with self-aligned contact and method for manufacturing the device |
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