JPH0516697B2 - - Google Patents

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JPH0516697B2
JPH0516697B2 JP22186683A JP22186683A JPH0516697B2 JP H0516697 B2 JPH0516697 B2 JP H0516697B2 JP 22186683 A JP22186683 A JP 22186683A JP 22186683 A JP22186683 A JP 22186683A JP H0516697 B2 JPH0516697 B2 JP H0516697B2
Authority
JP
Japan
Prior art keywords
signal
input
adder
stage
output
Prior art date
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Expired - Lifetime
Application number
JP22186683A
Other languages
Japanese (ja)
Other versions
JPS60114015A (en
Inventor
Noryuki Fukushima
Hiromi Okitsu
Nobuo Yamazaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Publication of JPS60114015A publication Critical patent/JPS60114015A/en
Publication of JPH0516697B2 publication Critical patent/JPH0516697B2/ja
Granted legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G5/00Tone control or bandwidth control in amplifiers

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  • Networks Using Active Elements (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明はビデオの輪郭補正、オーデイオのトー
ンコントロール等に使用して好適な周波数特性可
変回路に関する。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a frequency characteristic variable circuit suitable for use in video contour correction, audio tone control, and the like.

背景技術とその問題点 従来の周波数特性可変回路は第1図に示すよう
に構成されている。図において入力端子1からの
信号がバンドパスフイタ100またはハイパスフ
イルタに供給され、このフイルタ100からの信
号が利得制御アンプ200を通じて加算器300
に供給される。また入力端子1からの信号または
これをローパスフイルタ(図示せず)に通した信
号が加算器300に供給され、この加算された信
号が出力端子2に取り出される。
BACKGROUND TECHNOLOGY AND PROBLEMS A conventional variable frequency characteristic circuit is configured as shown in FIG. In the figure, a signal from an input terminal 1 is supplied to a band pass filter 100 or a high pass filter, and a signal from this filter 100 is passed through a gain control amplifier 200 to an adder 300.
is supplied to Further, a signal from input terminal 1 or a signal obtained by passing this through a low-pass filter (not shown) is supplied to adder 300, and this added signal is taken out to output terminal 2.

しかしこの回路の場合、以下に述べるような欠
点を有している。
However, this circuit has the following drawbacks.

1 利得制御アンプ200の利得変化が一般にリ
ニアであると、ブーストまたはカツトレベルの
変化もリニアになるため、聴感・視覚的特性で
あるログ特性と一致せず、良好なコントロール
特性が得られない。
1. If the gain change of the gain control amplifier 200 is generally linear, the change in boost or cut level will also be linear, so it will not match the log characteristic, which is the auditory/visual characteristic, and good control characteristics will not be obtained.

2 また同様にフラツト状態からのブースト方
向、カツト方向への変化も聴感・視覚的にはロ
グ対称であることが望ましいが、そのような得
性を得ることが困難である。
2. Similarly, changes from the flat state to the boost direction and the cut direction are preferably log symmetrical from an auditory and visual standpoint, but it is difficult to obtain such benefits.

3 上述のような特性を補正して得ようとする
と、回路が極めて複雑になつてしまう。
3. If the above-mentioned characteristics were to be corrected, the circuit would become extremely complicated.

発明の目的 本発明はこのような点にかんがみ、簡単な構成
で良好な特性が得られるようにするものである。
OBJECTS OF THE INVENTION In view of these points, the present invention is intended to provide good characteristics with a simple configuration.

発明の概要 本発明は、出力に各々加算器の設けられた積分
器を直列接続し、後段の加算器出力を上記積分器
のうちの前段の入力に100%フイードバツクし、
後段の入力に減衰率mのアツテネータを介してフ
イードバツクし、上記前段の積分器入力と上記後
段の加算器入力には入力信号をダイレクトに供給
し、上記前段の加算器には上記入力信号と後段の
加算器の出力信号との和または差の信号を利得K
の利得制御回路を介して供給し、後段の上記加算
器より上記出力信号を取り出すと共に、上記m、
Kの値を0以外としたことを特徴とする周波数特
性可変回路であつて、これによれば簡単な構成で
良好な特性を得ることができる。
Summary of the Invention The present invention connects integrators each having an adder at its output in series, feeds back the output of the adder in the latter stage 100% to the input of the earlier stage of the integrators,
The input signal is fed back to the input of the subsequent stage via an attenuator with an attenuation rate m, and the input signal is directly supplied to the input of the integrator of the previous stage and the input of the adder of the latter stage, and the input signal is fed back to the input of the previous stage and the input signal of the latter stage is fed back to the input of the latter stage. The sum or difference signal with the output signal of the adder is given a gain K
The output signal is supplied through the gain control circuit of m, and the output signal is taken out from the adder in the subsequent stage, and the m,
This variable frequency characteristic circuit is characterized in that the value of K is set to a value other than 0, and according to this, good characteristics can be obtained with a simple configuration.

実施例 第2図において、入力端子1からの信号が積分
器31の正入力端子に供給される。この積分器31
の出力が加算器41に供給され、この加算器41
出力が積分器32の正入力端子に供給される。こ
の積分器32の出力が加算器42に供給され、入力
端子1からの信号が加算器42に供給される。こ
の加算器42の出力が出力端子2に取り出される。
さらにこの出力端子2の信号が、直接前段の積分
器31の負入力端子に供給されると共に、減衰m
のアツテネータ52を通じて積分器32の負入力端
子に供給される。
Embodiment In FIG. 2, the signal from input terminal 1 is applied to the positive input terminal of integrator 3 1 . This integrator 3 1
The output of the adder 4 1 is supplied to the adder 4 1 , and the output of the adder 4 1 is supplied to the positive input terminal of the integrator 3 2 . The output of this integrator 3 2 is supplied to an adder 4 2 , and the signal from the input terminal 1 is supplied to the adder 4 2 . The output of this adder 42 is taken out to the output terminal 2.
Further, the signal at the output terminal 2 is directly supplied to the negative input terminal of the integrator 31 in the preceding stage, and is attenuated by m.
is supplied to the negative input terminal of the integrator 3 2 through the attenuator 5 2 .

さらに入力端子1からの信号及び出力端子2に
取り出される信号が加算器6に供給され、この加
算信号が利得Kの利得制御アンプ7を通じて加算
器41に供給される。
Furthermore, the signal from the input terminal 1 and the signal taken out to the output terminal 2 are supplied to an adder 6, and this added signal is supplied to an adder 41 through a gain control amplifier 7 with a gain of K.

この回路の伝達関数は H(S)=S2+Kω0S+ω0 2/S2+(m−K)ω0S+ω0 2
(1) 但し、S=jω となる。ここでK=m/2+kとすれば、 H(S)=S2+(m/2+k)ω0S+ω0 2/S2+(m/2
−k)ω0S+ω0 2……(2) となり、ω=ω0のときのレベルは m/2+k/m/2−k=H(jω0) ……(3) となる。
The transfer function of this circuit is H(S)=S 2 +Kω 0 S+ω 0 2 /S 2 +(m−K)ω 0 S+ω 0 2
(1) However, S=jω. Here, if K=m/2+k, then H(S)=S 2 +(m/2+k)ω 0 S+ω 0 2 /S 2 +(m/2
−k) ω 0 S+ω 0 2 ……(2), and the level when ω=ω 0 is m/2+k/m/2−k=H(jω 0 ) ……(3).

すなわち(3)式の特性は、kをリニアに変化させ
ると、聴感・視覚的特性に合つた良好なコントロ
ールを行うことができる。またkが正方向と負方
向に変化すると、ブーストまたはカツトレベルは
kに対してログ対称に変化し、聴感・視覚的に極
めて良好な変化となる。
In other words, the characteristic of equation (3) can be well controlled to match the auditory and visual characteristics by linearly changing k. Further, when k changes in the positive direction and in the negative direction, the boost or cut level changes log-symmetrically with respect to k, resulting in an extremely favorable change visually and audibly.

さらにフイルタのQは Q=1/m/2−k ……(4) であり、kが大きくなるとQも増大する。これに
よつて聴感・視覚的特性がさらに良くなる。
Furthermore, the Q of the filter is Q=1/m/2-k (4), and as k increases, Q also increases. This further improves the auditory and visual characteristics.

また第3図は輪郭補正回路に適用した例を示
す。図において加算器6に供給される信号の内、
入力端子1からの信号が位相反転されて供給され
る。
Further, FIG. 3 shows an example of application to a contour correction circuit. In the figure, among the signals supplied to the adder 6,
A signal from input terminal 1 is supplied with its phase inverted.

このようにすると、出力のω=ω0での位相が
反転する。なお伝達関数は H(S)=S2−Kω0S+ω0 2/S2+(m−K)ω0S+ω02
…(5) となる。
In this way, the phase of the output at ω=ω 0 is reversed. The transfer function is H(S)=S 2 −Kω 0 S+ω 0 2 /S 2 +(m−K)ω 0 S+ω 02
…(5) becomes.

この回路において、いまブーストしたときを考
えると、出力はもとの信号とω0付近のみとり出
された信号との和であると考えられる。従つて第
4図において、Aのような入力があつた場合に、
Bのようにω0付近の成分がとり出され、Cのよ
うに反転されてもとの信号と加算されることによ
り、Dのように輪郭補正された信号が形成され
る。
In this circuit, if we now consider the case of boosting, the output can be considered to be the sum of the original signal and the signal extracted only around ω 0 . Therefore, in Figure 4, if there is an input like A,
A component near ω 0 is extracted as shown in B, inverted as shown in C, and added to the original signal, thereby forming a contour-corrected signal as shown in D.

さらに上述の回路において、積分器31,32
して第5図に示す回路を用いる。図において、第
1、第2の端子11,12が差動形に接続された
トランジスタ13,14のベースに接続される。
このトランジスタ13,14のエミツタが互いに
接続され、この接続点に電流値2Ieの定電流源1
5が接続される。またトランジスタ14のコレク
タに電流値Ieの定電流源16が接続されると共
に、このトランジスタ14のコレクタが容量値C
のコンデンサ17の一端に接続される。このコン
デンサ17の他端が第3の端子18に接続され
る。この回路において、端子11,12に供給さ
れる信号の差に相当する電流にてコンデンサ17
がドライブされ、このコンデンサ17の他端の端
子18が電圧ドライブされることにより、この端
子18に供給される信号が加算される。
Furthermore, in the above-mentioned circuit, the circuit shown in FIG. 5 is used as the integrators 3 1 and 3 2 . In the figure, first and second terminals 11 and 12 are connected to the bases of differentially connected transistors 13 and 14.
The emitters of these transistors 13 and 14 are connected to each other, and a constant current source 1 with a current value of 2Ie is connected to this connection point.
5 is connected. Further, a constant current source 16 having a current value Ie is connected to the collector of the transistor 14, and the collector of this transistor 14 has a capacitance value C.
is connected to one end of the capacitor 17. The other end of this capacitor 17 is connected to a third terminal 18. In this circuit, a capacitor 17 with a current corresponding to the difference between the signals supplied to terminals 11 and 12
is driven, and the terminal 18 at the other end of this capacitor 17 is driven with a voltage, so that the signals supplied to this terminal 18 are added.

従つてこの回路によつて上述の積分器31,32
及び加算器41,42の1段が形成され、端子1
1,12及び18がそれぞれ積分器31,32の正
負の入力端子及び加算器41,42の他方の入力端
子に相当する。
Therefore, by this circuit, the above-mentioned integrators 3 1 , 3 2
and one stage of adders 4 1 and 4 2 is formed, and terminal 1
1, 12 and 18 correspond to the positive and negative input terminals of the integrators 3 1 and 3 2 and the other input terminals of the adders 4 1 and 4 2 , respectively.

そしてこの回路において、トランジスタ13,
14のエミツタインピーダンスをreとして、積分
の時定数τは τ=2re・C =2VT/Ie・C 但し、VT=k・T/q である。従つてバイアス電流Ieを変化させること
により、時定数τを制御することができる。
In this circuit, transistors 13,
14 emitter impedance as re, the integration time constant τ is τ=2re・C=2V T /Ie・C However, V T =k・T/q. Therefore, by changing the bias current Ie, the time constant τ can be controlled.

さらに第6図はこの積分器を用いてn次フイル
タ装置を構成した場合である。図において電圧
V0にバイアスされた入力信号源21が入力端子
1を通じて初段のトランジスタ131のベースに
接続される。また前段のトランジスタ141のコ
レクタが後段のトランジスタ132のベースに接
続される。さらに後段のトランジスタ142のコ
レクタからバツフア用のトランジスタ22を通じ
て出力端子2が導出される。
Furthermore, FIG. 6 shows a case where this integrator is used to construct an n-order filter device. Voltage in figure
An input signal source 21 biased to V 0 is connected through the input terminal 1 to the base of the first stage transistor 13 1 . Further, the collector of the transistor 14 1 at the front stage is connected to the base of the transistor 13 2 at the rear stage. Further, the output terminal 2 is led out from the collector of the transistor 14 2 in the subsequent stage through the buffer transistor 22 .

さらに、出力端子2がトランジスタ141,1
2のベースに接続される。なおこの例ではm=
1である。
Furthermore, the output terminal 2 is connected to the transistors 14 1 , 1
4 Connected to the base of 2 . In this example, m=
It is 1.

またコンデンサ172の他端が入力端子1に接
続される。
Further, the other end of the capacitor 17 2 is connected to the input terminal 1 .

さらに入力端子1と出力端子2とが差動アンプ
23のそれぞれの入力に接続され、差動アンプ2
3のエミツタの電流源24が端子25に供給され
る制御電圧Vcで制御されて利得Kが制御される。
この差動アンプ23のコレクタがカレントミラー
回路26を通じて接続され、入力信号と出力信号
の差の信号を利得K倍した信号(電流)が形成さ
れる。このカレントミラー回路26が前の段のト
ランジスタ141のコレクタに接続される。
Further, input terminal 1 and output terminal 2 are connected to respective inputs of differential amplifier 23, and differential amplifier 2
The gain K is controlled by the control voltage Vc supplied to the terminal 25 of the current source 24 of the third emitter.
The collector of this differential amplifier 23 is connected through a current mirror circuit 26, and a signal (current) obtained by multiplying the difference between the input signal and the output signal by a gain K is formed. This current mirror circuit 26 is connected to the collector of the transistor 14 1 in the previous stage.

これによつて上述の第3図の回路が供給され
る。
This provides the circuit of FIG. 3 described above.

このようにして輪郭補正回路等の周波数特性可
変回路が構成されるわけであるが、この回路によ
れば簡単な構成で良好な周波数特性の可変が行わ
れる。これは従来LCフイルタで構成していたも
のをアクテイブフイルタで構成したことにより可
能となつたものである。またこの回路は容易に
IC化することができる。
In this way, a variable frequency characteristic circuit such as a contour correction circuit is constructed, and according to this circuit, the frequency characteristic can be varied satisfactorily with a simple configuration. This has been made possible by replacing the conventional LC filter with an active filter. Also, this circuit can be easily
Can be converted into an IC.

さらに上述の回路によれば積分器の電圧電流変
換をトランジスタのエミツタインピーダンスを用
いて行うようにしたので、素子数が極めて少くな
る。またバイアス電流によつて時定数をコントロ
ールでき、この場合にばらつきはバイアス電流の
みに依存することになるので、ばらつきを容易に
補正することができる。さらにベースエミツタ間
電圧の微少な電圧変化で信号を伝送することがで
きるので、積分器の出力回路を極めて簡単にする
ことができる。
Further, according to the above-described circuit, the voltage-current conversion of the integrator is performed using the emitter impedance of the transistor, so the number of elements is extremely reduced. Further, the time constant can be controlled by the bias current, and in this case, the variations depend only on the bias current, so the variations can be easily corrected. Furthermore, since signals can be transmitted with minute voltage changes in the base-emitter voltage, the output circuit of the integrator can be extremely simplified.

従つて素子の温度特性、ばらつきに影響されな
い、安定かつ高精度のICフイルタを実現でき、
さらにこのとき従来の回路に比べて素子数を大幅
に減らすことができる。
Therefore, it is possible to realize a stable and highly accurate IC filter that is not affected by the temperature characteristics and variations of the elements.
Furthermore, the number of elements can be significantly reduced compared to conventional circuits.

これによつてIC周辺部品の大幅な削減、種々
の多様な機能の大規模集積化が可能となり、製品
の製造コスト、サービスコストの減少、基板面積
の減少にともなうデザインの自由度拡大などがも
たらされる。
This makes it possible to significantly reduce the number of peripheral IC components and integrate a wide variety of functions on a large scale, reducing product manufacturing costs and service costs, and increasing design freedom by reducing board area. It will be done.

発明の効果 本発明によれば、簡単な構成で良好な特性が得
られるようになつた。
Effects of the Invention According to the present invention, good characteristics can be obtained with a simple configuration.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の装置の構成図、第2図は本発明
の一例の構成図、第3図は他の例の構成図、第4
図〜第6図はその説明のための図である。 1は入力端子、2は出力端子、31,32は積分
器、41,42、6は加算器、7は利得制御回路で
ある。
Fig. 1 is a block diagram of a conventional device, Fig. 2 is a block diagram of an example of the present invention, Fig. 3 is a block diagram of another example, and Fig. 4 is a block diagram of an example of the present invention.
6 to 6 are diagrams for explaining the same. 1 is an input terminal, 2 is an output terminal, 3 1 , 3 2 are integrators, 4 1 , 4 2 , 6 are adders, and 7 is a gain control circuit.

Claims (1)

【特許請求の範囲】[Claims] 1 出力に各々加算器の設けられた積分器を直列
接続し、後段の加算器出力を上記積分器のうちの
前段の入力に100%フイードバツクし、後段の入
力に減衰率mのアツテネータを介してフイードバ
ツクし、上記前段の積分器入力と上記後段の加算
器入力には入力信号をダイレクトに供給し、上記
前段の加算器には上記入力信号と後段の加算器の
出力信号との和または差の信号を利得Kの利得制
御回路を介して供給し、後段の上記加算器より上
記出力信号を取り出すと共に、上記m、Kの値を
0以外としたことを特徴とする周波数特性可変回
路。
1 Integrators each equipped with an adder are connected in series to the output, and the output of the adder in the latter stage is fed back 100% to the input of the earlier stage of the above-mentioned integrators, and the input of the latter stage is connected through an attenuator with an attenuation rate m. The input signal is directly supplied to the integrator input in the previous stage and the adder input in the latter stage, and the input signal is directly supplied to the input signal in the previous stage and the output signal of the adder in the latter stage. A variable frequency characteristic circuit, characterized in that a signal is supplied through a gain control circuit with a gain K, the output signal is taken out from the adder in a subsequent stage, and the values of m and K are set to other than 0.
JP22186683A 1983-11-25 1983-11-25 Frequency characteristic variable circuit Granted JPS60114015A (en)

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JPS60114015A JPS60114015A (en) 1985-06-20
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ID=16773407

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