JPH0516697B2 - - Google Patents
Info
- Publication number
- JPH0516697B2 JPH0516697B2 JP22186683A JP22186683A JPH0516697B2 JP H0516697 B2 JPH0516697 B2 JP H0516697B2 JP 22186683 A JP22186683 A JP 22186683A JP 22186683 A JP22186683 A JP 22186683A JP H0516697 B2 JPH0516697 B2 JP H0516697B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- adder
- stage
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G5/00—Tone control or bandwidth control in amplifiers
Landscapes
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はビデオの輪郭補正、オーデイオのトー
ンコントロール等に使用して好適な周波数特性可
変回路に関する。
ンコントロール等に使用して好適な周波数特性可
変回路に関する。
背景技術とその問題点
従来の周波数特性可変回路は第１図に示すよう
に構成されている。図において入力端子１からの
信号がバンドパスフイタ１００またはハイパスフ
イルタに供給され、このフイルタ１００からの信
号が利得制御アンプ２００を通じて加算器３００
に供給される。また入力端子１からの信号または
これをローパスフイルタ（図示せず）に通した信
号が加算器３００に供給され、この加算された信
号が出力端子２に取り出される。
に構成されている。図において入力端子１からの
信号がバンドパスフイタ１００またはハイパスフ
イルタに供給され、このフイルタ１００からの信
号が利得制御アンプ２００を通じて加算器３００
に供給される。また入力端子１からの信号または
これをローパスフイルタ（図示せず）に通した信
号が加算器３００に供給され、この加算された信
号が出力端子２に取り出される。
しかしこの回路の場合、以下に述べるような欠
点を有している。
点を有している。
１ 利得制御アンプ２００の利得変化が一般にリ
ニアであると、ブーストまたはカツトレベルの
変化もリニアになるため、聴感・視覚的特性で
あるログ特性と一致せず、良好なコントロール
特性が得られない。
ニアであると、ブーストまたはカツトレベルの
変化もリニアになるため、聴感・視覚的特性で
あるログ特性と一致せず、良好なコントロール
特性が得られない。
２ また同様にフラツト状態からのブースト方
向、カツト方向への変化も聴感・視覚的にはロ
グ対称であることが望ましいが、そのような得
性を得ることが困難である。
向、カツト方向への変化も聴感・視覚的にはロ
グ対称であることが望ましいが、そのような得
性を得ることが困難である。
３ 上述のような特性を補正して得ようとする
と、回路が極めて複雑になつてしまう。
と、回路が極めて複雑になつてしまう。
発明の目的
本発明はこのような点にかんがみ、簡単な構成
で良好な特性が得られるようにするものである。
で良好な特性が得られるようにするものである。
発明の概要
本発明は、出力に各々加算器の設けられた積分
器を直列接続し、後段の加算器出力を上記積分器
のうちの前段の入力に100％フイードバツクし、
後段の入力に減衰率ｍのアツテネータを介してフ
イードバツクし、上記前段の積分器入力と上記後
段の加算器入力には入力信号をダイレクトに供給
し、上記前段の加算器には上記入力信号と後段の
加算器の出力信号との和または差の信号を利得Ｋ
の利得制御回路を介して供給し、後段の上記加算
器より上記出力信号を取り出すと共に、上記ｍ、
Ｋの値を０以外としたことを特徴とする周波数特
性可変回路であつて、これによれば簡単な構成で
良好な特性を得ることができる。
器を直列接続し、後段の加算器出力を上記積分器
のうちの前段の入力に100％フイードバツクし、
後段の入力に減衰率ｍのアツテネータを介してフ
イードバツクし、上記前段の積分器入力と上記後
段の加算器入力には入力信号をダイレクトに供給
し、上記前段の加算器には上記入力信号と後段の
加算器の出力信号との和または差の信号を利得Ｋ
の利得制御回路を介して供給し、後段の上記加算
器より上記出力信号を取り出すと共に、上記ｍ、
Ｋの値を０以外としたことを特徴とする周波数特
性可変回路であつて、これによれば簡単な構成で
良好な特性を得ることができる。
実施例
第２図において、入力端子１からの信号が積分
器３1の正入力端子に供給される。この積分器３1
の出力が加算器４1に供給され、この加算器４1の
出力が積分器３2の正入力端子に供給される。こ
の積分器３2の出力が加算器４2に供給され、入力
端子１からの信号が加算器４2に供給される。こ
の加算器４2の出力が出力端子２に取り出される。
さらにこの出力端子２の信号が、直接前段の積分
器３1の負入力端子に供給されると共に、減衰ｍ
のアツテネータ５2を通じて積分器３2の負入力端
子に供給される。
器３1の正入力端子に供給される。この積分器３1
の出力が加算器４1に供給され、この加算器４1の
出力が積分器３2の正入力端子に供給される。こ
の積分器３2の出力が加算器４2に供給され、入力
端子１からの信号が加算器４2に供給される。こ
の加算器４2の出力が出力端子２に取り出される。
さらにこの出力端子２の信号が、直接前段の積分
器３1の負入力端子に供給されると共に、減衰ｍ
のアツテネータ５2を通じて積分器３2の負入力端
子に供給される。
さらに入力端子１からの信号及び出力端子２に
取り出される信号が加算器６に供給され、この加
算信号が利得Ｋの利得制御アンプ７を通じて加算
器４1に供給される。
取り出される信号が加算器６に供給され、この加
算信号が利得Ｋの利得制御アンプ７を通じて加算
器４1に供給される。
この回路の伝達関数は
Ｈ(S)＝S2＋Kω0S＋ω0 2／S2＋（ｍ−Ｋ）ω0S＋ω0 2…
(1) 但し、Ｓ＝jω となる。ここでＫ＝ｍ／２＋ｋとすれば、 Ｈ(S)＝S2＋（ｍ／２＋ｋ）ω0S＋ω0 2／S2＋（ｍ／２
−ｋ）ω0S＋ω0 2……(2) となり、ω＝ω0のときのレベルは ｍ／２＋ｋ／ｍ／２−ｋ＝Ｈ（jω0） ……(3) となる。
(1) 但し、Ｓ＝jω となる。ここでＫ＝ｍ／２＋ｋとすれば、 Ｈ(S)＝S2＋（ｍ／２＋ｋ）ω0S＋ω0 2／S2＋（ｍ／２
−ｋ）ω0S＋ω0 2……(2) となり、ω＝ω0のときのレベルは ｍ／２＋ｋ／ｍ／２−ｋ＝Ｈ（jω0） ……(3) となる。
すなわち(3)式の特性は、ｋをリニアに変化させ
ると、聴感・視覚的特性に合つた良好なコントロ
ールを行うことができる。またｋが正方向と負方
向に変化すると、ブーストまたはカツトレベルは
ｋに対してログ対称に変化し、聴感・視覚的に極
めて良好な変化となる。
ると、聴感・視覚的特性に合つた良好なコントロ
ールを行うことができる。またｋが正方向と負方
向に変化すると、ブーストまたはカツトレベルは
ｋに対してログ対称に変化し、聴感・視覚的に極
めて良好な変化となる。
さらにフイルタのＱは
Ｑ＝１／ｍ／２−ｋ ……(4)
であり、ｋが大きくなるとＱも増大する。これに
よつて聴感・視覚的特性がさらに良くなる。
よつて聴感・視覚的特性がさらに良くなる。
また第３図は輪郭補正回路に適用した例を示
す。図において加算器６に供給される信号の内、
入力端子１からの信号が位相反転されて供給され
る。
す。図において加算器６に供給される信号の内、
入力端子１からの信号が位相反転されて供給され
る。
このようにすると、出力のω＝ω0での位相が
反転する。なお伝達関数は Ｈ(S)＝S2−Kω0S＋ω0 2／S2＋（ｍ−Ｋ）ω0S＋ω02…
…(5) となる。
反転する。なお伝達関数は Ｈ(S)＝S2−Kω0S＋ω0 2／S2＋（ｍ−Ｋ）ω0S＋ω02…
…(5) となる。
この回路において、いまブーストしたときを考
えると、出力はもとの信号とω0付近のみとり出
された信号との和であると考えられる。従つて第
４図において、Ａのような入力があつた場合に、
Ｂのようにω0付近の成分がとり出され、Ｃのよ
うに反転されてもとの信号と加算されることによ
り、Ｄのように輪郭補正された信号が形成され
る。
えると、出力はもとの信号とω0付近のみとり出
された信号との和であると考えられる。従つて第
４図において、Ａのような入力があつた場合に、
Ｂのようにω0付近の成分がとり出され、Ｃのよ
うに反転されてもとの信号と加算されることによ
り、Ｄのように輪郭補正された信号が形成され
る。
さらに上述の回路において、積分器３1，３2と
して第５図に示す回路を用いる。図において、第
１、第２の端子１１，１２が差動形に接続された
トランジスタ１３，１４のベースに接続される。
このトランジスタ１３，１４のエミツタが互いに
接続され、この接続点に電流値2Ieの定電流源１
５が接続される。またトランジスタ１４のコレク
タに電流値Ieの定電流源１６が接続されると共
に、このトランジスタ１４のコレクタが容量値Ｃ
のコンデンサ１７の一端に接続される。このコン
デンサ１７の他端が第３の端子１８に接続され
る。この回路において、端子１１，１２に供給さ
れる信号の差に相当する電流にてコンデンサ１７
がドライブされ、このコンデンサ１７の他端の端
子１８が電圧ドライブされることにより、この端
子１８に供給される信号が加算される。
して第５図に示す回路を用いる。図において、第
１、第２の端子１１，１２が差動形に接続された
トランジスタ１３，１４のベースに接続される。
このトランジスタ１３，１４のエミツタが互いに
接続され、この接続点に電流値2Ieの定電流源１
５が接続される。またトランジスタ１４のコレク
タに電流値Ieの定電流源１６が接続されると共
に、このトランジスタ１４のコレクタが容量値Ｃ
のコンデンサ１７の一端に接続される。このコン
デンサ１７の他端が第３の端子１８に接続され
る。この回路において、端子１１，１２に供給さ
れる信号の差に相当する電流にてコンデンサ１７
がドライブされ、このコンデンサ１７の他端の端
子１８が電圧ドライブされることにより、この端
子１８に供給される信号が加算される。
従つてこの回路によつて上述の積分器３1，３2
及び加算器４1，４2の１段が形成され、端子１
１，１２及び１８がそれぞれ積分器３1，３2の正
負の入力端子及び加算器４1，４2の他方の入力端
子に相当する。
及び加算器４1，４2の１段が形成され、端子１
１，１２及び１８がそれぞれ積分器３1，３2の正
負の入力端子及び加算器４1，４2の他方の入力端
子に相当する。
そしてこの回路において、トランジスタ１３，
１４のエミツタインピーダンスをreとして、積分
の時定数τは τ＝2re・Ｃ ＝２VT／Ie・Ｃ 但し、VT＝ｋ・Ｔ／ｑ である。従つてバイアス電流Ieを変化させること
により、時定数τを制御することができる。
１４のエミツタインピーダンスをreとして、積分
の時定数τは τ＝2re・Ｃ ＝２VT／Ie・Ｃ 但し、VT＝ｋ・Ｔ／ｑ である。従つてバイアス電流Ieを変化させること
により、時定数τを制御することができる。
さらに第６図はこの積分器を用いてｎ次フイル
タ装置を構成した場合である。図において電圧
V0にバイアスされた入力信号源２１が入力端子
１を通じて初段のトランジスタ１３1のベースに
接続される。また前段のトランジスタ１４1のコ
レクタが後段のトランジスタ１３2のベースに接
続される。さらに後段のトランジスタ１４2のコ
レクタからバツフア用のトランジスタ２２を通じ
て出力端子２が導出される。
タ装置を構成した場合である。図において電圧
V0にバイアスされた入力信号源２１が入力端子
１を通じて初段のトランジスタ１３1のベースに
接続される。また前段のトランジスタ１４1のコ
レクタが後段のトランジスタ１３2のベースに接
続される。さらに後段のトランジスタ１４2のコ
レクタからバツフア用のトランジスタ２２を通じ
て出力端子２が導出される。
さらに、出力端子２がトランジスタ１４1，１
４2のベースに接続される。なおこの例ではｍ＝
１である。
４2のベースに接続される。なおこの例ではｍ＝
１である。
またコンデンサ１７2の他端が入力端子１に接
続される。
続される。
さらに入力端子１と出力端子２とが差動アンプ
２３のそれぞれの入力に接続され、差動アンプ２
３のエミツタの電流源２４が端子２５に供給され
る制御電圧Vcで制御されて利得Ｋが制御される。
この差動アンプ２３のコレクタがカレントミラー
回路２６を通じて接続され、入力信号と出力信号
の差の信号を利得Ｋ倍した信号（電流）が形成さ
れる。このカレントミラー回路２６が前の段のト
ランジスタ１４1のコレクタに接続される。
２３のそれぞれの入力に接続され、差動アンプ２
３のエミツタの電流源２４が端子２５に供給され
る制御電圧Vcで制御されて利得Ｋが制御される。
この差動アンプ２３のコレクタがカレントミラー
回路２６を通じて接続され、入力信号と出力信号
の差の信号を利得Ｋ倍した信号（電流）が形成さ
れる。このカレントミラー回路２６が前の段のト
ランジスタ１４1のコレクタに接続される。
これによつて上述の第３図の回路が供給され
る。
る。
このようにして輪郭補正回路等の周波数特性可
変回路が構成されるわけであるが、この回路によ
れば簡単な構成で良好な周波数特性の可変が行わ
れる。これは従来LCフイルタで構成していたも
のをアクテイブフイルタで構成したことにより可
能となつたものである。またこの回路は容易に
IC化することができる。
変回路が構成されるわけであるが、この回路によ
れば簡単な構成で良好な周波数特性の可変が行わ
れる。これは従来LCフイルタで構成していたも
のをアクテイブフイルタで構成したことにより可
能となつたものである。またこの回路は容易に
IC化することができる。
さらに上述の回路によれば積分器の電圧電流変
換をトランジスタのエミツタインピーダンスを用
いて行うようにしたので、素子数が極めて少くな
る。またバイアス電流によつて時定数をコントロ
ールでき、この場合にばらつきはバイアス電流の
みに依存することになるので、ばらつきを容易に
補正することができる。さらにベースエミツタ間
電圧の微少な電圧変化で信号を伝送することがで
きるので、積分器の出力回路を極めて簡単にする
ことができる。
換をトランジスタのエミツタインピーダンスを用
いて行うようにしたので、素子数が極めて少くな
る。またバイアス電流によつて時定数をコントロ
ールでき、この場合にばらつきはバイアス電流の
みに依存することになるので、ばらつきを容易に
補正することができる。さらにベースエミツタ間
電圧の微少な電圧変化で信号を伝送することがで
きるので、積分器の出力回路を極めて簡単にする
ことができる。
従つて素子の温度特性、ばらつきに影響されな
い、安定かつ高精度のICフイルタを実現でき、
さらにこのとき従来の回路に比べて素子数を大幅
に減らすことができる。
い、安定かつ高精度のICフイルタを実現でき、
さらにこのとき従来の回路に比べて素子数を大幅
に減らすことができる。
これによつてIC周辺部品の大幅な削減、種々
の多様な機能の大規模集積化が可能となり、製品
の製造コスト、サービスコストの減少、基板面積
の減少にともなうデザインの自由度拡大などがも
たらされる。
の多様な機能の大規模集積化が可能となり、製品
の製造コスト、サービスコストの減少、基板面積
の減少にともなうデザインの自由度拡大などがも
たらされる。
発明の効果
本発明によれば、簡単な構成で良好な特性が得
られるようになつた。
られるようになつた。
第１図は従来の装置の構成図、第２図は本発明
の一例の構成図、第３図は他の例の構成図、第４
図〜第６図はその説明のための図である。 １は入力端子、２は出力端子、３1，３2は積分
器、４1，４2、６は加算器、７は利得制御回路で
ある。
の一例の構成図、第３図は他の例の構成図、第４
図〜第６図はその説明のための図である。 １は入力端子、２は出力端子、３1，３2は積分
器、４1，４2、６は加算器、７は利得制御回路で
ある。
Claims (1)
- １ 出力に各々加算器の設けられた積分器を直列
接続し、後段の加算器出力を上記積分器のうちの
前段の入力に100％フイードバツクし、後段の入
力に減衰率ｍのアツテネータを介してフイードバ
ツクし、上記前段の積分器入力と上記後段の加算
器入力には入力信号をダイレクトに供給し、上記
前段の加算器には上記入力信号と後段の加算器の
出力信号との和または差の信号を利得Ｋの利得制
御回路を介して供給し、後段の上記加算器より上
記出力信号を取り出すと共に、上記ｍ、Ｋの値を
０以外としたことを特徴とする周波数特性可変回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22186683A JPS60114015A (ja) | 1983-11-25 | 1983-11-25 | 周波数特性可変回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22186683A JPS60114015A (ja) | 1983-11-25 | 1983-11-25 | 周波数特性可変回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60114015A JPS60114015A (ja) | 1985-06-20 |
| JPH0516697B2 true JPH0516697B2 (ja) | 1993-03-05 |
Family
ID=16773407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22186683A Granted JPS60114015A (ja) | 1983-11-25 | 1983-11-25 | 周波数特性可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60114015A (ja) |
-
1983
- 1983-11-25 JP JP22186683A patent/JPS60114015A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60114015A (ja) | 1985-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH063861B2 (ja) | アクティブ・フィルタ | |
| EP0579876B1 (en) | Frequency tuning system for an OTA-C pair | |
| JPS6155806B2 (ja) | ||
| US3725583A (en) | Volume and tone control for multi-channel audio systems | |
| US4404529A (en) | Lowpass filter with electronic control of cutoff and resonance | |
| US4234804A (en) | Signal correction for electrical gain control systems | |
| HK65789A (en) | Noise reduction circuits | |
| US4432097A (en) | Tone control circuit | |
| JPH0648775B2 (ja) | リープフロッグ・フィルタ | |
| Gunes et al. | CFA based fully integrated n th-order lowpass filter | |
| JPH0516697B2 (ja) | ||
| JPS645370Y2 (ja) | ||
| EP0049997B1 (en) | Filter circuit suitable for being fabricated into integrated circuit | |
| JP2719251B2 (ja) | 主信号通路とハイパスフィルター特性の補助的な信号通路を有するノイズ減衰回路 | |
| JPH0527282B2 (ja) | ||
| JPS6336563B2 (ja) | ||
| JP2515821B2 (ja) | 制御増幅器 | |
| US5402086A (en) | Signal noise reduction system | |
| JPH0821831B2 (ja) | 積分回路 | |
| JPH0540585Y2 (ja) | ||
| JP2526478Y2 (ja) | 差動対スイッチ回路 | |
| JPH063857B2 (ja) | 可変エンフアシス回路 | |
| JPH04150513A (ja) | フィルタ回路 | |
| JP2911901B2 (ja) | 減衰回路 | |
| JPS56161712A (en) | Filter circuit |