JPH05167000A - 半導体装置用パッケージのリード配線 - Google Patents
半導体装置用パッケージのリード配線Info
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- JPH05167000A JPH05167000A JP3335083A JP33508391A JPH05167000A JP H05167000 A JPH05167000 A JP H05167000A JP 3335083 A JP3335083 A JP 3335083A JP 33508391 A JP33508391 A JP 33508391A JP H05167000 A JPH05167000 A JP H05167000A
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- Japan
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- leads
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】多数ビットを同時にスイッチングした際等に生
じる電源電圧の変動を抑制できるようにする。 【構成】ＩＣチップ１を収容するパッケージのリード３
ａ〜３ｇの内、接地ラインとしてのリード３ｄの両隣
に、電源ラインとしてのリード３ｃ，３ｅを配線し、そ
れらの間の距離Ａを、他の信号ライン用のリード３ａ，
３ｂ，３ｆ，３ｇ間の距離Ｂよりも狭くする。 【効果】リード３ｃ及び３ｄ間と、リード３ｄ及び３ｅ
間とに大きな寄生容量が形成され、それら寄生容量が電
源電圧の変動を抑えるように作用する結果、電源電圧の
変動の振幅が小さくなる。
じる電源電圧の変動を抑制できるようにする。 【構成】ＩＣチップ１を収容するパッケージのリード３
ａ〜３ｇの内、接地ラインとしてのリード３ｄの両隣
に、電源ラインとしてのリード３ｃ，３ｅを配線し、そ
れらの間の距離Ａを、他の信号ライン用のリード３ａ，
３ｂ，３ｆ，３ｇ間の距離Ｂよりも狭くする。 【効果】リード３ｃ及び３ｄ間と、リード３ｄ及び３ｅ
間とに大きな寄生容量が形成され、それら寄生容量が電
源電圧の変動を抑えるように作用する結果、電源電圧の
変動の振幅が小さくなる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体チップを収容
するパッケージのリード配線に関し、特に、電源電圧の
変動抑制に寄与するようにしたものである。
するパッケージのリード配線に関し、特に、電源電圧の
変動抑制に寄与するようにしたものである。
【０００２】
【従来の技術】半導体素子が作り込まれた半導体チップ
への電源の供給や、半導体チップと外部機器との間での
信号のやり取りは、半導体チップを収容するパッケージ
のリード配線を介して行われる。そして、パッケージの
リード配線は、雑音の原因となる信号ライン間の寄生容
量や、半導体チップ周辺部の配線の混雑度等を考慮して
決定されている。
への電源の供給や、半導体チップと外部機器との間での
信号のやり取りは、半導体チップを収容するパッケージ
のリード配線を介して行われる。そして、パッケージの
リード配線は、雑音の原因となる信号ライン間の寄生容
量や、半導体チップ周辺部の配線の混雑度等を考慮して
決定されている。
【０００３】
【発明が解決しようとする課題】ここで、通常の電子回
路と同様に半導体集積回路でもスイッチングに伴って電
源電圧が変動してしまい、特に、多ビット化並びに電源
の低電圧化の傾向にある最近の半導体集積回路では、多
数ビットを同時にスイッチングする際の電源電圧の変動
が大きな問題となっている。
路と同様に半導体集積回路でもスイッチングに伴って電
源電圧が変動してしまい、特に、多ビット化並びに電源
の低電圧化の傾向にある最近の半導体集積回路では、多
数ビットを同時にスイッチングする際の電源電圧の変動
が大きな問題となっている。
【０００４】本発明は、このような問題点に着目してな
されたものであって、電源電圧の変動抑制に寄与できる
リード配線を提供することを目的としている。
されたものであって、電源電圧の変動抑制に寄与できる
リード配線を提供することを目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明である半導体装置用パッケージ
のリード配線は、電源ラインと接地ラインとを隣合わせ
た。そして、請求項２記載の発明は、上記請求項１記載
の発明において、電源ラインと接地ラインとの間隔を、
他の信号ライン間の間隔よりも狭くした。また、請求項
３記載の発明は、上記請求項１又は請求項２記載の発明
において、電源ライン及び接地ラインの膜厚又はこれら
を構成するリードの膜厚を、他の信号ラインの膜厚又は
リードの膜厚よりも厚くした。
に、請求項１記載の発明である半導体装置用パッケージ
のリード配線は、電源ラインと接地ラインとを隣合わせ
た。そして、請求項２記載の発明は、上記請求項１記載
の発明において、電源ラインと接地ラインとの間隔を、
他の信号ライン間の間隔よりも狭くした。また、請求項
３記載の発明は、上記請求項１又は請求項２記載の発明
において、電源ライン及び接地ラインの膜厚又はこれら
を構成するリードの膜厚を、他の信号ラインの膜厚又は
リードの膜厚よりも厚くした。
【０００６】さらに、請求項４記載の発明は、上記請求
項１乃至請求項３記載の発明において、電源ライン及び
接地ラインの内の一方を挟んだ両側にその電源ライン及
び接地ラインの内の他方を配線した。
項１乃至請求項３記載の発明において、電源ライン及び
接地ラインの内の一方を挟んだ両側にその電源ライン及
び接地ラインの内の他方を配線した。
【０００７】
【作用】請求項１記載の発明のように、パッケージに設
けられるリードの内、電源ラインと接地ラインとを隣合
わせて配線した結果、ここに大きな寄生容量が形成され
るので、半導体集積回路内で多数ビットが同時にスイッ
チングして電源電圧が変動しようとした場合に、その寄
生容量が変動を抑えるように働く。
けられるリードの内、電源ラインと接地ラインとを隣合
わせて配線した結果、ここに大きな寄生容量が形成され
るので、半導体集積回路内で多数ビットが同時にスイッ
チングして電源電圧が変動しようとした場合に、その寄
生容量が変動を抑えるように働く。
【０００８】そして、請求項２記載の発明であれば、電
源ラインと接地ラインとの間隔が狭いから、それらの間
の寄生容量がより大きくなり、電源電圧の変動に対して
さらに大きな抑制作用が発揮される。また、請求項３記
載の発明であれば、電源ライン及び接地ラインの対向面
積が大きくなるし、請求項４記載の発明であれば、電源
ライン及び接地ラインの対向面積が片側だけで対向させ
た場合の倍になるから、請求項２記載の発明と同様に電
源ライン及び接地ライン間の寄生容量が大きくなり、電
源電圧の変動に対してさらに大きな抑制作用が発揮され
る。
源ラインと接地ラインとの間隔が狭いから、それらの間
の寄生容量がより大きくなり、電源電圧の変動に対して
さらに大きな抑制作用が発揮される。また、請求項３記
載の発明であれば、電源ライン及び接地ラインの対向面
積が大きくなるし、請求項４記載の発明であれば、電源
ライン及び接地ラインの対向面積が片側だけで対向させ
た場合の倍になるから、請求項２記載の発明と同様に電
源ライン及び接地ライン間の寄生容量が大きくなり、電
源電圧の変動に対してさらに大きな抑制作用が発揮され
る。
【０００９】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１は、本発明の一実施例を示す図であり、Ｉ
Ｃチップ１の周縁部に設けられたボンディングパッド２
ａ〜２ｇと、このＩＣチップ１を収容するパッケージの
リード（リードフレームのリード部分）３ａ〜３ｇとの
間を、ワイヤ４ａ〜４ｇを介して接続（即ち、ワイヤボ
ンディング）した部分の平面図である。
明する。図１は、本発明の一実施例を示す図であり、Ｉ
Ｃチップ１の周縁部に設けられたボンディングパッド２
ａ〜２ｇと、このＩＣチップ１を収容するパッケージの
リード（リードフレームのリード部分）３ａ〜３ｇとの
間を、ワイヤ４ａ〜４ｇを介して接続（即ち、ワイヤボ
ンディング）した部分の平面図である。
【００１０】図１に表れるボンディングパッド２ａ〜２
ｇの内、ボンディングパッド２ａ，２ｂ，２ｆ及び２ｇ
は、信号入出力用のボンディングパッドであって、それ
ぞれＩＣチップ１内の信号入出力ラインに通じている。
また、ボンディングパッド２ｃ及び２ｅは、電源供給用
であって、ＩＣチップ１内の電源ラインに通じ、ボンデ
ィングパッド２ｄは、接地用であって、ＩＣチップ１内
の接地ラインに通じている。
ｇの内、ボンディングパッド２ａ，２ｂ，２ｆ及び２ｇ
は、信号入出力用のボンディングパッドであって、それ
ぞれＩＣチップ１内の信号入出力ラインに通じている。
また、ボンディングパッド２ｃ及び２ｅは、電源供給用
であって、ＩＣチップ１内の電源ラインに通じ、ボンデ
ィングパッド２ｄは、接地用であって、ＩＣチップ１内
の接地ラインに通じている。
【００１１】つまり、本実施例のＩＣチップ１では、接
地用のボンディングパッド２ｄの両隣に、電源供給用の
ボンディングパッド２ｃ，２ｅが配置されている。そし
て、リード３ａ〜３ｇの内、電源供給用のボンディング
パッド２ｃ，２ｅに接続されるリード３ｃ，３ｅは、接
地用のボンディングパッド２ｄに接続されるリード３ｄ
との間隔Ａが、他のリード３ａ，３ｂ，３ｆ，３ｇ間の
間隔Ｂよりも狭くなるように（例えば、間隔Ｂが９０μ
ｍであれば、間隔Ａが５０μｍ程度となるように）配線
されている。
地用のボンディングパッド２ｄの両隣に、電源供給用の
ボンディングパッド２ｃ，２ｅが配置されている。そし
て、リード３ａ〜３ｇの内、電源供給用のボンディング
パッド２ｃ，２ｅに接続されるリード３ｃ，３ｅは、接
地用のボンディングパッド２ｄに接続されるリード３ｄ
との間隔Ａが、他のリード３ａ，３ｂ，３ｆ，３ｇ間の
間隔Ｂよりも狭くなるように（例えば、間隔Ｂが９０μ
ｍであれば、間隔Ａが５０μｍ程度となるように）配線
されている。
【００１２】従って、リード３ｃとリード３ｄとの間
と、リード３ｄとリード３ｅとの間に、大きな寄生容量
が存在することになるが、これらリード３ｃ，３ｄ及び
３ｅは、電源ライン又は接地ラインであるため、寄生容
量の存在により入出力信号に雑音発生等の悪影響を与え
ることはない。そして、ＩＣチップ１内に形成されたト
ランジスタ等の素子が多数同時にスイッチングした場合
等に、電源電圧が変動しようとすると、リード３ｃ及び
３ｄ間の寄生容量と、リード３ｄ及び３ｅ間の寄生容量
とが、電源電圧の変動を抑えるように作用する結果、電
源電圧の変動の振幅は小さくて済み、電源電圧の変動に
起因するＩＣチップ１内のロジック回路の誤動作等が防
止される。
と、リード３ｄとリード３ｅとの間に、大きな寄生容量
が存在することになるが、これらリード３ｃ，３ｄ及び
３ｅは、電源ライン又は接地ラインであるため、寄生容
量の存在により入出力信号に雑音発生等の悪影響を与え
ることはない。そして、ＩＣチップ１内に形成されたト
ランジスタ等の素子が多数同時にスイッチングした場合
等に、電源電圧が変動しようとすると、リード３ｃ及び
３ｄ間の寄生容量と、リード３ｄ及び３ｅ間の寄生容量
とが、電源電圧の変動を抑えるように作用する結果、電
源電圧の変動の振幅は小さくて済み、電源電圧の変動に
起因するＩＣチップ１内のロジック回路の誤動作等が防
止される。
【００１３】このため、本実施例の構成は、特にピン数
が多く（例えば、１０００ピン）、電源の低電圧化（例
えば、３Ｖ）が進んでいる最近の半導体集積回路に好適
である。また、本実施例では、接地ラインとしてのリー
ド３ｄの両隣に電源ラインとしてのリード３ｃ，３ｅを
配線するとともに、それらの間隔を狭くしているので、
単に接地ライン及び電源ラインを隣合わせる場合に比べ
て、寄生容量を大きくできるという利点がある。
が多く（例えば、１０００ピン）、電源の低電圧化（例
えば、３Ｖ）が進んでいる最近の半導体集積回路に好適
である。また、本実施例では、接地ラインとしてのリー
ド３ｄの両隣に電源ラインとしてのリード３ｃ，３ｅを
配線するとともに、それらの間隔を狭くしているので、
単に接地ライン及び電源ラインを隣合わせる場合に比べ
て、寄生容量を大きくできるという利点がある。
【００１４】しかし、電源ラインとしてのリードと、接
地ラインとしてのリードとを単に隣合わせるだけでも、
パッケージに配線されるリードはＩＣチップ内の配線の
規模に比べて十分長いことから、相対的に大きな寄生容
量が得られ、電源電圧の変動抑制は図られる。また、本
実施例では、リード３ｃ，３ｄ，３ｅ間の距離Ａのみを
狭くし、それ以外のリード３ａ，３ｂ，３ｆ，３ｇ間の
距離Ｂは特に狭くしていないので、雑音等の原因となる
信号ライン間の寄生容量はそれほど大きくならない。
地ラインとしてのリードとを単に隣合わせるだけでも、
パッケージに配線されるリードはＩＣチップ内の配線の
規模に比べて十分長いことから、相対的に大きな寄生容
量が得られ、電源電圧の変動抑制は図られる。また、本
実施例では、リード３ｃ，３ｄ，３ｅ間の距離Ａのみを
狭くし、それ以外のリード３ａ，３ｂ，３ｆ，３ｇ間の
距離Ｂは特に狭くしていないので、雑音等の原因となる
信号ライン間の寄生容量はそれほど大きくならない。
【００１５】さらに、図２に示すように、電源ラインと
してのリード３ｃ及び接地ラインとしてのリード３ｄの
膜厚を、他のリード３ａ，３ｂ，３ｆ，３ｇの膜厚より
も厚くすれば、それらリード３ｃ及び３ｄ間の対向面積
が広くなって寄生容量を大きくすることができる。従っ
て、図２に示すような構成は、図１のように電源ライン
としてのリード３ｃ，３ｅで接地ラインとしてのリード
３ｄを挟み込む構成が採れず、しかも、それらリード３
ｃ〜３ｅ間の距離Ａを狭くできないような場合に、寄生
容量を大きくする手段として好適である。
してのリード３ｃ及び接地ラインとしてのリード３ｄの
膜厚を、他のリード３ａ，３ｂ，３ｆ，３ｇの膜厚より
も厚くすれば、それらリード３ｃ及び３ｄ間の対向面積
が広くなって寄生容量を大きくすることができる。従っ
て、図２に示すような構成は、図１のように電源ライン
としてのリード３ｃ，３ｅで接地ラインとしてのリード
３ｄを挟み込む構成が採れず、しかも、それらリード３
ｃ〜３ｅ間の距離Ａを狭くできないような場合に、寄生
容量を大きくする手段として好適である。
【００１６】また、図１の構成において、リード３ｃ〜
３ｅの膜厚を他のリード３ａ，３ｂ，３ｆ，３ｇの膜厚
よりも厚くすれば、さらに寄生容量を大きくすることが
でき、電源電圧の変動に対してさらに大きな抑制作用が
得られる。なお、上記実施例では、接地ラインとしての
リード３ｄを電源ラインとしてのリード３ｃ，３ｅで挟
み込んだ構成としているが、接地ラインとしてのリード
を複数として、電源ラインとしてのリードを接地ライン
としてのリードで挟み込む構成としてもよい。
３ｅの膜厚を他のリード３ａ，３ｂ，３ｆ，３ｇの膜厚
よりも厚くすれば、さらに寄生容量を大きくすることが
でき、電源電圧の変動に対してさらに大きな抑制作用が
得られる。なお、上記実施例では、接地ラインとしての
リード３ｄを電源ラインとしてのリード３ｃ，３ｅで挟
み込んだ構成としているが、接地ラインとしてのリード
を複数として、電源ラインとしてのリードを接地ライン
としてのリードで挟み込む構成としてもよい。
【００１７】また、ＩＣチップ１を収容するパッケージ
の形式は、特に限定されるものではなく、リード・フレ
ームをプラスチックでモールドするプラスチックモール
ドタイプ、積層セラミックパッケージ、ガラスセラミッ
クタイプ等のいずれであっても適用できる。そして、積
層セラミックパッケージを適用した場合にあっては、上
記実施例のように電源ラインとしてのリードと接地ライ
ンとしてのリードとを左右に並べるだけではなく、上下
方向に対向させて寄生容量を形成することも可能とな
る。
の形式は、特に限定されるものではなく、リード・フレ
ームをプラスチックでモールドするプラスチックモール
ドタイプ、積層セラミックパッケージ、ガラスセラミッ
クタイプ等のいずれであっても適用できる。そして、積
層セラミックパッケージを適用した場合にあっては、上
記実施例のように電源ラインとしてのリードと接地ライ
ンとしてのリードとを左右に並べるだけではなく、上下
方向に対向させて寄生容量を形成することも可能とな
る。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
半導体装置を収容するパッケージのリードの内、電源ラ
インと接地ラインとを隣合わせたので、それらの間に寄
生容量が形成されるから、多数ビットを同時にスイッチ
ングした際等の電源電圧の変動が抑制され、誤動作等が
防止されるという効果がある。
半導体装置を収容するパッケージのリードの内、電源ラ
インと接地ラインとを隣合わせたので、それらの間に寄
生容量が形成されるから、多数ビットを同時にスイッチ
ングした際等の電源電圧の変動が抑制され、誤動作等が
防止されるという効果がある。
【００１９】特に、請求項２乃至請求項４記載の発明で
あれば、電源ラインと接地ラインとの間の寄生容量を単
に隣合わせた場合に比べて大きくでき、電源電圧の変動
に対してさらに大きな抑制作用が得られるという効果が
ある。
あれば、電源ラインと接地ラインとの間の寄生容量を単
に隣合わせた場合に比べて大きくでき、電源電圧の変動
に対してさらに大きな抑制作用が得られるという効果が
ある。
【図１】本発明の一実施例を示す平面図である。
【図２】本発明の他の実施例を示す断面図である。
１ ＩＣチップ（半導体装置） ２ａ〜２ｇ ボンディングパッド ３ａ〜３ｇ リード ３ｃ，３ｅ リード（電源ライン） ３ｄ リード（接地ライン） ４ａ〜４ｇ ワイヤ
Claims (4)
- 【請求項１】 電源ラインと接地ラインとを隣合わせた
ことを特徴とする半導体装置用パッケージのリード配
線。 - 【請求項２】 電源ラインと接地ラインとの間隔を、他
の信号ライン間の間隔よりも狭くした請求項１記載の半
導体装置用パッケージのリード配線。 - 【請求項３】 電源ライン及び接地ラインの膜厚を、他
の信号ラインの膜厚よりも厚くした請求項１又は請求項
２記載の半導体装置用パッケージのリード配線。 - 【請求項４】 電源ライン及び接地ラインの内の一方を
挟んだ両側にその電源ライン及び接地ラインの内の他方
を配線した請求項１乃至請求項３のいずれかに記載の半
導体装置用パッケージのリード配線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335083A JP2654291B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置用パッケージのリード配線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335083A JP2654291B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置用パッケージのリード配線 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167000A true JPH05167000A (ja) | 1993-07-02 |
| JP2654291B2 JP2654291B2 (ja) | 1997-09-17 |
Family
ID=18284581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3335083A Expired - Fee Related JP2654291B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置用パッケージのリード配線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2654291B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059885A (ja) * | 2005-07-22 | 2007-03-08 | Marvell World Trade Ltd | 高速集積回路用のパッケージング |
| US7884451B2 (en) | 2005-07-22 | 2011-02-08 | Marvell World Trade Ltd. | Packaging for high speed integrated circuits |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545274U (ja) * | 1978-09-19 | 1980-03-25 | ||
| JPS62216240A (ja) * | 1986-03-17 | 1987-09-22 | Nec Ic Microcomput Syst Ltd | 集積回路パツケ−ジ |
| JPS6318854U (ja) * | 1986-07-22 | 1988-02-08 |
-
1991
- 1991-12-18 JP JP3335083A patent/JP2654291B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545274U (ja) * | 1978-09-19 | 1980-03-25 | ||
| JPS62216240A (ja) * | 1986-03-17 | 1987-09-22 | Nec Ic Microcomput Syst Ltd | 集積回路パツケ−ジ |
| JPS6318854U (ja) * | 1986-07-22 | 1988-02-08 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059885A (ja) * | 2005-07-22 | 2007-03-08 | Marvell World Trade Ltd | 高速集積回路用のパッケージング |
| US7884451B2 (en) | 2005-07-22 | 2011-02-08 | Marvell World Trade Ltd. | Packaging for high speed integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2654291B2 (ja) | 1997-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |