JPH0516726Y2 - - Google Patents
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- Publication number
- JPH0516726Y2 JPH0516726Y2 JP1986179575U JP17957586U JPH0516726Y2 JP H0516726 Y2 JPH0516726 Y2 JP H0516726Y2 JP 1986179575 U JP1986179575 U JP 1986179575U JP 17957586 U JP17957586 U JP 17957586U JP H0516726 Y2 JPH0516726 Y2 JP H0516726Y2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- terminal
- resistor
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
この考案は、ICのピンに対する負荷の接続変
更によつてOTL（Output Transformer Less）
回路またはBTL（Balanced Transformer Less）
回路として負荷を駆動するドライバに関するもの
である。
更によつてOTL（Output Transformer Less）
回路またはBTL（Balanced Transformer Less）
回路として負荷を駆動するドライバに関するもの
である。
従来、単一電源を用いて直流増幅器を構成する
場合、負荷を駆動する形態にはOTL回路やBTL
回路がある。
場合、負荷を駆動する形態にはOTL回路やBTL
回路がある。
たとえば、２組の演算増幅器２Ａ，２Ｂを用い
たOTL回路では、第２図に示すように、各演算
増幅器２Ａ，２Ｂの出力端子４Ａ，４Ｂ間に負荷
６を接続し、演算増幅器２Ａはその反転入力端子
（−）に抵抗８を接続するとともに、反転入力端
子（−）と出力端子４Ａとの間に抵抗１０を接続
して反転増幅回路とし、また、演算増幅器２Ｂは
その反転入力端子（−）と出力端子４Ｂとの間を
短絡し、各演算増幅器２Ａ，２Ｂの非反転入力端
子（＋）に対し、電源端子１２に加えられた電源
電圧Vccを抵抗１４，１６によつて分圧して得た
バイアス電圧を加える。このような回路では、入
力端子１８に加えられた入力信号VINが演算増幅
器２Ａ側で増幅され、その出力信号VOUTが出力
端子４Ａ，４Ｂから取り出されて、負荷６が駆動
される。この場合、この出力信号VOUTは、演算
増幅器２Ｂの出力点直流電位を中点電位とした振
幅となる。
たOTL回路では、第２図に示すように、各演算
増幅器２Ａ，２Ｂの出力端子４Ａ，４Ｂ間に負荷
６を接続し、演算増幅器２Ａはその反転入力端子
（−）に抵抗８を接続するとともに、反転入力端
子（−）と出力端子４Ａとの間に抵抗１０を接続
して反転増幅回路とし、また、演算増幅器２Ｂは
その反転入力端子（−）と出力端子４Ｂとの間を
短絡し、各演算増幅器２Ａ，２Ｂの非反転入力端
子（＋）に対し、電源端子１２に加えられた電源
電圧Vccを抵抗１４，１６によつて分圧して得た
バイアス電圧を加える。このような回路では、入
力端子１８に加えられた入力信号VINが演算増幅
器２Ａ側で増幅され、その出力信号VOUTが出力
端子４Ａ，４Ｂから取り出されて、負荷６が駆動
される。この場合、この出力信号VOUTは、演算
増幅器２Ｂの出力点直流電位を中点電位とした振
幅となる。
また、BTL回路では、第３図に示すように、
抵抗２０が付加され、かつ、演算増幅器２Ｂの反
転入力端子（−）と出力端子４Ｂとの間に抵抗２
２が接続される。このような回路では、入力端子
１８に加えられた入力信号VINが演算増幅器２Ａ
によつて増幅され、出力端子４Ａには反転出力信
号Vrpが得られ、かつ、出力端子４Ｂには入力信
号VINと同相の出力信号VOが得られる。このた
め、負荷６には両出力が合成されて各出力端子４
Ａ，４Ｂに得られる出力信号Vrp，VOの振幅の２
倍の振幅を持つ出力信号VOUT（＝Vrp＋VO＝2VO）
が加えられて負荷６が駆動される。
抵抗２０が付加され、かつ、演算増幅器２Ｂの反
転入力端子（−）と出力端子４Ｂとの間に抵抗２
２が接続される。このような回路では、入力端子
１８に加えられた入力信号VINが演算増幅器２Ａ
によつて増幅され、出力端子４Ａには反転出力信
号Vrpが得られ、かつ、出力端子４Ｂには入力信
号VINと同相の出力信号VOが得られる。このた
め、負荷６には両出力が合成されて各出力端子４
Ａ，４Ｂに得られる出力信号Vrp，VOの振幅の２
倍の振幅を持つ出力信号VOUT（＝Vrp＋VO＝2VO）
が加えられて負荷６が駆動される。
このように２組の演算増幅器２Ａ，２Ｂを用い
て直流増幅器としてドライバを構成した場合、演
算増幅器２Ａ，２ＢがICで構成されても、それ
ぞれに対して外付けの抵抗８，１０，２０，２２
などが必要であり、そのための配線が複雑化する
という欠点がある。
て直流増幅器としてドライバを構成した場合、演
算増幅器２Ａ，２ＢがICで構成されても、それ
ぞれに対して外付けの抵抗８，１０，２０，２２
などが必要であり、そのための配線が複雑化する
という欠点がある。
この考案は、このような外付けの抵抗を省略す
るとともに配線の簡略化を図り、負荷の接続に応
じてOTL出力またはBTL出力の取出しを可能に
したドライバの提供を目的とする。
るとともに配線の簡略化を図り、負荷の接続に応
じてOTL出力またはBTL出力の取出しを可能に
したドライバの提供を目的とする。
この考案のドライバ回路は、第１図に例示する
ように、単一の入力端子４６に第１の抵抗４８を
介して接続されて入力信号を反転入力端子で受け
る第１の増幅器４２Ａと、この第１の増幅器の出
力を取り出す第１の出力端子３６と、この第１の
出力端子から取り出された出力を前記第１の増幅
器の反転入力側に帰還する帰還回路を成す第２の
抵抗４４と、この第１の増幅器と同一の特性を持
つ第２の増幅器４２Ｂと、この第２の増幅器の出
力を取り出す第２の出力端子３８と、この２の出
力端子から取り出された出力を前記第２の増幅器
の反転入力側に帰還する帰還回路を成す第３の抵
抗５０と、前記第２の増幅器の反転入力側に第４
の抵抗５２を介して接続されて前記第１又は第２
の出力端子に外部回路（配線６４又は配線６５）
を介して続可能な補助端子４０と、電源端子と接
地端子との間に設けられた分圧回路の分圧点から
前記第１および第２の増幅器の非反転入力端子に
一定の直流圧を与えるバイアス回路とを備えて、
前記第１の増幅器、前記第２の増幅器、前記第１
の抵抗、前記第２の抵抗、前記第３の抵抗、前記
第４の抵抗、第５の抵抗５８および第６の抵抗６
０を単一の集積回路３４で構成し、前記第１の出
力端子と前記第２の出力端子との間に負荷６２を
接続するとともに前記第２の出力端子と前記補助
端子とを短絡してOTL回路、又は、前記第１の
出力端子と前記第２の出力端子との間に負荷６２
を接続するとともに前記第１の出力端子と前記補
助端子とを短絡してBTL回路が構成されること
を特徴とする。
ように、単一の入力端子４６に第１の抵抗４８を
介して接続されて入力信号を反転入力端子で受け
る第１の増幅器４２Ａと、この第１の増幅器の出
力を取り出す第１の出力端子３６と、この第１の
出力端子から取り出された出力を前記第１の増幅
器の反転入力側に帰還する帰還回路を成す第２の
抵抗４４と、この第１の増幅器と同一の特性を持
つ第２の増幅器４２Ｂと、この第２の増幅器の出
力を取り出す第２の出力端子３８と、この２の出
力端子から取り出された出力を前記第２の増幅器
の反転入力側に帰還する帰還回路を成す第３の抵
抗５０と、前記第２の増幅器の反転入力側に第４
の抵抗５２を介して接続されて前記第１又は第２
の出力端子に外部回路（配線６４又は配線６５）
を介して続可能な補助端子４０と、電源端子と接
地端子との間に設けられた分圧回路の分圧点から
前記第１および第２の増幅器の非反転入力端子に
一定の直流圧を与えるバイアス回路とを備えて、
前記第１の増幅器、前記第２の増幅器、前記第１
の抵抗、前記第２の抵抗、前記第３の抵抗、前記
第４の抵抗、第５の抵抗５８および第６の抵抗６
０を単一の集積回路３４で構成し、前記第１の出
力端子と前記第２の出力端子との間に負荷６２を
接続するとともに前記第２の出力端子と前記補助
端子とを短絡してOTL回路、又は、前記第１の
出力端子と前記第２の出力端子との間に負荷６２
を接続するとともに前記第１の出力端子と前記補
助端子とを短絡してBTL回路が構成されること
を特徴とする。
このように構成すると、第１の増幅器４２Ａの
出力を取り出す第１の増幅回路３０の出力端子３
６と第２の増幅器４２Ｂの出力を取り出す第２の
増幅回路３２の出力端子３８との間に負荷６２を
接続するとともに、第２の増幅回路３２の出力端
子３８と補助端子４０とを短絡（配線６４を接
続）することによりOTL回路が構成され、また、
第１の増幅回路３０の出力端子３６と補助端子４
０とを短絡（配線６５を接続）することにより
BTL回路が構成される。したがつて、外部回路
（配線６４，６５）に応じて、OTL出力（VOUT1）
またはBTL出力（VOUT2）が得られ、各出力で負
荷６２を駆動することができる。
出力を取り出す第１の増幅回路３０の出力端子３
６と第２の増幅器４２Ｂの出力を取り出す第２の
増幅回路３２の出力端子３８との間に負荷６２を
接続するとともに、第２の増幅回路３２の出力端
子３８と補助端子４０とを短絡（配線６４を接
続）することによりOTL回路が構成され、また、
第１の増幅回路３０の出力端子３６と補助端子４
０とを短絡（配線６５を接続）することにより
BTL回路が構成される。したがつて、外部回路
（配線６４，６５）に応じて、OTL出力（VOUT1）
またはBTL出力（VOUT2）が得られ、各出力で負
荷６２を駆動することができる。
第１図は、この考案のドライバの実施例を示
す。
す。
このドライバは、反転増幅回路として設置され
た増幅回路３０とともに、非反転増幅回路として
設置された増幅回路３２を一つの集積回路３４で
構成し、増幅回路３０，３２の第１および第２の
出力端子３６，３８とともに、増幅回路３２側に
補助端子４０を集積回路３４の外部端子とし、補
助端子４０を用いて増幅回路３２に帰還回路４１
を付加するようにしたものである。
た増幅回路３０とともに、非反転増幅回路として
設置された増幅回路３２を一つの集積回路３４で
構成し、増幅回路３０，３２の第１および第２の
出力端子３６，３８とともに、増幅回路３２側に
補助端子４０を集積回路３４の外部端子とし、補
助端子４０を用いて増幅回路３２に帰還回路４１
を付加するようにしたものである。
増幅回路３０は、第１の増幅器としての演算増
幅器４２Ａを備え、その反転入力端子（−）と出
力端子３６との間の第２の抵抗４４を設置し、反
転入力端子（−）と入力端子４６との間に第１の
抵抗４８を設置したものである。
幅器４２Ａを備え、その反転入力端子（−）と出
力端子３６との間の第２の抵抗４４を設置し、反
転入力端子（−）と入力端子４６との間に第１の
抵抗４８を設置したものである。
また、増幅回路３２は、第２の増幅器としての
演算増幅器４２Ｂを備え、その反転入力端子
（−）と出力端子３８との間に第３の抵抗５０を
設置するとともに、反転入力端子（−）と補助端
子４０との間に第４の抵抗５２を設置したもので
ある。
演算増幅器４２Ｂを備え、その反転入力端子
（−）と出力端子３８との間に第３の抵抗５０を
設置するとともに、反転入力端子（−）と補助端
子４０との間に第４の抵抗５２を設置したもので
ある。
そして、各演算増幅器４２Ａ，４２Ｂの非反転
入力端子（＋）に対し、電源端子５４と接地端子
５６との間に加えられた電源電圧Vccを分圧回路
を成す第５および第６の抵抗５８，６０の分圧点
で得られた一定の電圧をバイアス電圧として加え
ている。
入力端子（＋）に対し、電源端子５４と接地端子
５６との間に加えられた電源電圧Vccを分圧回路
を成す第５および第６の抵抗５８，６０の分圧点
で得られた一定の電圧をバイアス電圧として加え
ている。
このドライバにおいて、OTL回路を構成する
場合、第１図に実線で示すように、出力端子３
６，３８間に集積回路３４の外部回路を成す負荷
６２を接続し、出力端子３８と補助端子４０とを
集積回路３４の外部回路を成す配線６４によつて
短絡する。このようにすると、入力端子４６に加
えられた入力信号VINは増幅回路３０で増幅さ
れ、出力端子３６，３８間にOTLの出力信号
VOUT1が得られ、負荷６２に供給される。この場
合、出力信号VOUT1は、増幅回路３２の出力端子
３８の出力直流電位を中心にした振幅を持つ信号
として取り出される。
場合、第１図に実線で示すように、出力端子３
６，３８間に集積回路３４の外部回路を成す負荷
６２を接続し、出力端子３８と補助端子４０とを
集積回路３４の外部回路を成す配線６４によつて
短絡する。このようにすると、入力端子４６に加
えられた入力信号VINは増幅回路３０で増幅さ
れ、出力端子３６，３８間にOTLの出力信号
VOUT1が得られ、負荷６２に供給される。この場
合、出力信号VOUT1は、増幅回路３２の出力端子
３８の出力直流電位を中心にした振幅を持つ信号
として取り出される。
また、このドライバにおいて、BTL回路を構
成する場合、第１図に破線で示すように、出力端
子３６，３８間に負荷６２を接続し、出力端子３
６と補助端子４０とを配線６５によつて短絡す
る。このようにすると、出力端子３６から入力信
号VINを反転した反転出力信号が取り出され、ま
た、出力端子３８に入力信号VINと同相の出力信
号が得られるので、負荷６２には両者の合成出力
信号であるBTLの出力信号VOUT2が加わり、負荷
６２が駆動される。
成する場合、第１図に破線で示すように、出力端
子３６，３８間に負荷６２を接続し、出力端子３
６と補助端子４０とを配線６５によつて短絡す
る。このようにすると、出力端子３６から入力信
号VINを反転した反転出力信号が取り出され、ま
た、出力端子３８に入力信号VINと同相の出力信
号が得られるので、負荷６２には両者の合成出力
信号であるBTLの出力信号VOUT2が加わり、負荷
６２が駆動される。
以上説明したように、この考案によれば、
OTL回路およびBTL回路に必要な最小限の第１
の増幅器、第２の増幅器、第１の抵抗、第２の抵
抗、第３の抵抗、第４の抵抗、第５の抵抗および
第６の抵抗を備えるとともに、入力端子、第１の
出力端子、第２の出力端子、補助端子、電源端子
および接地端子を備えて単一の集積回路で構成し
たので、出力端子および補助端子に対する集積回
路の外部で負荷の接続および簡単な外部回路の切
換えで極めて容易にOTL回路又はBTL回路を構
成して負荷を駆動することができ、切換えのため
のスイツチや外付け抵抗などの外付け部品を省略
できる。
OTL回路およびBTL回路に必要な最小限の第１
の増幅器、第２の増幅器、第１の抵抗、第２の抵
抗、第３の抵抗、第４の抵抗、第５の抵抗および
第６の抵抗を備えるとともに、入力端子、第１の
出力端子、第２の出力端子、補助端子、電源端子
および接地端子を備えて単一の集積回路で構成し
たので、出力端子および補助端子に対する集積回
路の外部で負荷の接続および簡単な外部回路の切
換えで極めて容易にOTL回路又はBTL回路を構
成して負荷を駆動することができ、切換えのため
のスイツチや外付け抵抗などの外付け部品を省略
できる。
第１図はこの考案のドライバの実施例を示す回
路図、第２図および第３図は従来のドライバを示
す回路図である。 ３４……集積回路、３６……第１の出力端子、
３８……第２の出力端子、４０……補助端子、４
２Ａ……演算増幅器（第１の増幅器）、４２Ｂ…
…演算増幅器（第２の増幅器）、４４……第２の
抵抗、４６……入力端子、４８……第１の抵抗、
５０……第３の抵抗、５２……第４の抵抗、５４
……電源端子、５６……接地端子、５８……第５
の抵抗、６０……第６の抵抗、６２……負荷（外
部回路）、６４，６５……配線（外部回路）。
路図、第２図および第３図は従来のドライバを示
す回路図である。 ３４……集積回路、３６……第１の出力端子、
３８……第２の出力端子、４０……補助端子、４
２Ａ……演算増幅器（第１の増幅器）、４２Ｂ…
…演算増幅器（第２の増幅器）、４４……第２の
抵抗、４６……入力端子、４８……第１の抵抗、
５０……第３の抵抗、５２……第４の抵抗、５４
……電源端子、５６……接地端子、５８……第５
の抵抗、６０……第６の抵抗、６２……負荷（外
部回路）、６４，６５……配線（外部回路）。
Claims (1)
- 【実用新案登録請求の範囲】 単一の入力端子に第１の抵抗を介して接続され
て入力信号を反転入力端子で受ける第１の増幅器
と、 この第１の増幅器の出力を取り出す第１の出力
端子と、 この第１の出力端子から取り出された出力を前
記第１の増幅器の反転入力側に帰還する帰還回路
を成す第２の抵抗と、 この第１の増幅器と同一の特性を持つ第２の増
幅器と、 この第２の増幅器の出力を取り出す第２の出力
端子と、 この２の出力端子から取り出された出力を前記
第２の増幅器の反転入力側に帰還する帰還回路を
成す第３の抵抗と、 前記第２の増幅器の反転入力側に第４の抵抗を
介して接続されて前記第１又は第２の出力端子に
外部回路を介して接続可能な補助端子と、 電源端子と接地端子との間に設けられた分圧回
路の分圧点から前記第１および第２の増幅器の非
反転入力側に一定の直流圧を与えるバイアス回路
と、 を備えて前記第１の増幅器、前記第２の増幅器、
前記第１の抵抗、前記第２の抵抗、前記第３の抵
抗、前記第４の抵抗、第５の抵抗および第６の抵
抗を単一の集積回路で構成し、前記第１の出力端
子と前記第２の出力端子との間に負荷を接続する
とともに前記第２の出力端子と前記補助端子とを
短絡してOTL回路、又は、前記第１の出力端子
と前記第２の出力端子との間に負荷を接続すると
ともに前記第１の出力端子と前記補助端子とを短
絡してBTL回路が構成されることを特徴とする
ドライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986179575U JPH0516726Y2 (ja) | 1986-11-21 | 1986-11-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986179575U JPH0516726Y2 (ja) | 1986-11-21 | 1986-11-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6385917U JPS6385917U (ja) | 1988-06-04 |
| JPH0516726Y2 true JPH0516726Y2 (ja) | 1993-05-06 |
Family
ID=31122755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986179575U Expired - Lifetime JPH0516726Y2 (ja) | 1986-11-21 | 1986-11-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0516726Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895412A (ja) * | 1981-12-02 | 1983-06-07 | Nec Corp | 集積回路装置 |
-
1986
- 1986-11-21 JP JP1986179575U patent/JPH0516726Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6385917U (ja) | 1988-06-04 |
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