JPH0218597Y2 - - Google Patents
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- JPH0218597Y2 JPH0218597Y2 JP1984119415U JP11941584U JPH0218597Y2 JP H0218597 Y2 JPH0218597 Y2 JP H0218597Y2 JP 1984119415 U JP1984119415 U JP 1984119415U JP 11941584 U JP11941584 U JP 11941584U JP H0218597 Y2 JPH0218597 Y2 JP H0218597Y2
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- JP
- Japan
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- operational amplifier
- resistor
- input
- output
- capacitor
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Description
【考案の詳細な説明】
産業上の利用分野
本考案は周波数依存負性抵抗即ちFDNR
（Frequency Dependent Negative Resistance）
回路を使用たアクテイブフイルタに関する。
（Frequency Dependent Negative Resistance）
回路を使用たアクテイブフイルタに関する。
従来の技術
特定周波数帯のノイズを効率良く遮断するため
に、GIC（Generalized Impedance Converter）
回路の一つであるFDNR回路を含む従来のロー
パスフイルタは、第３図に示す如く構成されてい
る。即ち、信号入力ライン１に結合された利得補
償用入力側演算増幅器２と、出力ライン３に結合
された利得補償用出力側演算増幅器４と、入力側
演算増幅器２の出力端子と出力側演算増幅器４の
入力端子との間に順次に直列接続されたフイルタ
構成用の第１、第２及び第３の抵抗R1，R2，R3
と、第１の抵抗R1に並列接続されたコンデンサ
C1と、第２の抵抗R2の出力端子即ち第２の抵抗
R2と第３の抵抗R3との相互間と接地ライン（グ
ランド）との間に接続された周波数依存負性抵抗
回路即ちFDNR回路５ａと、出力側演算増幅器
４の入力端子即ち出力ライン３と接地ラインとの
間に接続された並列抵抗RT及び並列コンデンサ
C2とから成る。上記FDNR回路５ａは、信号伝
送ライン中の第２の抵抗R2と第３の抵抗R3との
中点と接地ラインとの間に接続された抵抗r1と抵
抗r2とコンデンサCAとから成る直列回路と、抵抗
r2とコンデンサCAとから成る回路に並列接続され
たコンデンサCBと抵抗R3との直列回路と、抵抗
r2とコンデンサCAとの間に一方の入力端子（非反
転入力端子）が接続され、コンデンサCBと抵抗r3
との間に他方の入力端子（反転入力端子）が接続
された演算増幅器Ａと、この演算増幅器Ａの出力
端子とコンデンサCBの一端（抵抗r1の下端）との
間に接続されたコンデンサCCと、演算増幅器Ａ
の出力端子と他方の入力端子（反転入力端子）と
の間に接続された抵抗r4とから成る。なお、抵抗
r2とコンデンサCBとが対向配置され、これ等の共
通接続点が抵抗r1に接続されている。また、コン
デンサCAと抵抗r3とが対向配置され、これ等の共
通接点点がグランドに接続されている。また、増
幅器の正電源＋Ｖと負電源−Ｖとは、入力側及び
出力側演算増幅器２，４と同一の電源に接続され
ている。
に、GIC（Generalized Impedance Converter）
回路の一つであるFDNR回路を含む従来のロー
パスフイルタは、第３図に示す如く構成されてい
る。即ち、信号入力ライン１に結合された利得補
償用入力側演算増幅器２と、出力ライン３に結合
された利得補償用出力側演算増幅器４と、入力側
演算増幅器２の出力端子と出力側演算増幅器４の
入力端子との間に順次に直列接続されたフイルタ
構成用の第１、第２及び第３の抵抗R1，R2，R3
と、第１の抵抗R1に並列接続されたコンデンサ
C1と、第２の抵抗R2の出力端子即ち第２の抵抗
R2と第３の抵抗R3との相互間と接地ライン（グ
ランド）との間に接続された周波数依存負性抵抗
回路即ちFDNR回路５ａと、出力側演算増幅器
４の入力端子即ち出力ライン３と接地ラインとの
間に接続された並列抵抗RT及び並列コンデンサ
C2とから成る。上記FDNR回路５ａは、信号伝
送ライン中の第２の抵抗R2と第３の抵抗R3との
中点と接地ラインとの間に接続された抵抗r1と抵
抗r2とコンデンサCAとから成る直列回路と、抵抗
r2とコンデンサCAとから成る回路に並列接続され
たコンデンサCBと抵抗R3との直列回路と、抵抗
r2とコンデンサCAとの間に一方の入力端子（非反
転入力端子）が接続され、コンデンサCBと抵抗r3
との間に他方の入力端子（反転入力端子）が接続
された演算増幅器Ａと、この演算増幅器Ａの出力
端子とコンデンサCBの一端（抵抗r1の下端）との
間に接続されたコンデンサCCと、演算増幅器Ａ
の出力端子と他方の入力端子（反転入力端子）と
の間に接続された抵抗r4とから成る。なお、抵抗
r2とコンデンサCBとが対向配置され、これ等の共
通接続点が抵抗r1に接続されている。また、コン
デンサCAと抵抗r3とが対向配置され、これ等の共
通接点点がグランドに接続されている。また、増
幅器の正電源＋Ｖと負電源−Ｖとは、入力側及び
出力側演算増幅器２，４と同一の電源に接続され
ている。
第３図の回路の各部の値を例示すると、R1＝
300kΩ、R2＝R3＝8159Ω、RT＝630kΩ、C1＝C2
＝2200pF、r1＝603Ω、r2＝38.64Ω、r3＝r4＝
7727Ω、CA＝CB＝CC＝2200pF、正電源＋Ｖ＝＋
12V、負電源−Ｖ＝−12Vである。
300kΩ、R2＝R3＝8159Ω、RT＝630kΩ、C1＝C2
＝2200pF、r1＝603Ω、r2＝38.64Ω、r3＝r4＝
7727Ω、CA＝CB＝CC＝2200pF、正電源＋Ｖ＝＋
12V、負電源−Ｖ＝−12Vである。
考案が解決しようとする問題点
上述の如く構成されたFDNR型アクテイブフ
イルタでは、演算増幅器２，４，Ａの電源として
正電源＋Ｖと負電源−Ｖとの２つの電源が必要で
あり、電源回路が複雑、大型、及び高価になる。
そこで、本考案の目的は、回路構成を簡略化する
ことが出来るFDNR型アクテイブフイルタを提
供することにある。
イルタでは、演算増幅器２，４，Ａの電源として
正電源＋Ｖと負電源−Ｖとの２つの電源が必要で
あり、電源回路が複雑、大型、及び高価になる。
そこで、本考案の目的は、回路構成を簡略化する
ことが出来るFDNR型アクテイブフイルタを提
供することにある。
問題点を解決するための手段
上記目的を達成するための本考案は、理解を容
易にするために実施例を示す図面の符号を参照し
て説明すると、信号入力ライン１に結合された入
力側演算増幅器２と、信号出力ライン３に結合さ
れた出力側演算増幅器４と、前記入力側演算増幅
器２の出力端子と前記出力側演算増幅器４の入力
端子との間に直列に接続されたフイルタを構成す
るための複数の直列抵抗R1，R2，R3，R4と、前
記入力側演算増幅器２の出力端子から前記出力側
演算増幅器４の入力端子に至る信号伝送ライン中
の前記複数の直列抵抗の相互間と接地ラインとの
間にバイパスコンデンサCDを介して接続された、
単一の演算増幅器Ａを含む周波数依存負性抵抗回
路５ａ，５ｂと、正電源６と前記入力側演算増幅
器２の入力端子との間に接続された第１の電圧分
割用抵抗RAと、前記入力側演算増幅器２の入力
端子と接地ラインとの間に接続された第２の電圧
分割用抵抗RBと、前記出力側演算増幅器４の入
力端子と前記正電源６との間に接続された第３の
電圧分割用抵抗RCと、前記出力側演算増幅器４
の入力端子と接地ラインとの間に接続された第４
の電圧分割用抵抗RDと、前記入力側演算増幅器
２、前記出力側演算増幅器４、及び前記周波数依
存負性抵抗回路５ａ，５ｂの演算増幅器Ａの一方
の電源端子を前記正電源６に夫々接続し、他方の
電源端子を接地ラインに夫々接続する電源ライン
１０，１１と、を具備し、且つ前記第３及び第４
の電圧分割用抵抗RC，RDの値が前記第１及び第
２の電圧分割用抵抗RA，RBで決定される電圧分
割比と同じ電圧分割比が得られるように設定され
ていると共に、前記第３の電圧分割用抵抗RCと
前記第４の電圧分割用抵抗RDとの並列接続抵抗
値（RC・RD／RC＋RD）が前記複数の直列抵抗の
和の値（R1＋R2＋R3、又はR1＋R2＋R3＋R4）と
ほぼ同じになるように設定され、且つ前記周波数
依存負性抵抗回路５ａ，５ｂが前記直列抵抗の相
互間と接地ラインとの間に接続された第１の抵抗
r1と第２の抵抗r2と第１のコンデンサCAとから成
る直列回路と、一端が前記第１の抵抗r1と前記第
２の抵抗r2との接続点に接続された第２のコンデ
ンサCBと、前記第２のコンデンサCBの他端と前
記バイパスコンデンサCDとの間に接続された第
３の抵抗r3と、前記第２の抵抗r2と前記第１のコ
ンデンサCAとの接続点に一方の入力端子が接続
され、前記第２のコンデンサCBと前記第３の抵
抗r3との接続点に他方の入力端子が接続された演
算増幅器Ａと、前記第１の抵抗r1と前記第２の抵
抗r2と前記第２のコンデンサCBとの接続点と前記
演算増幅器Ａの出力端子との間に接続された第３
のコンデンサCCと、前記演算増幅器Ａの出力端
子と前記他方の入力端子との間に接続された第４
の抵抗r4とから成ることを特徴とする周波数依存
負性抵抗型アクテイブフイルタに係わるものであ
る。
易にするために実施例を示す図面の符号を参照し
て説明すると、信号入力ライン１に結合された入
力側演算増幅器２と、信号出力ライン３に結合さ
れた出力側演算増幅器４と、前記入力側演算増幅
器２の出力端子と前記出力側演算増幅器４の入力
端子との間に直列に接続されたフイルタを構成す
るための複数の直列抵抗R1，R2，R3，R4と、前
記入力側演算増幅器２の出力端子から前記出力側
演算増幅器４の入力端子に至る信号伝送ライン中
の前記複数の直列抵抗の相互間と接地ラインとの
間にバイパスコンデンサCDを介して接続された、
単一の演算増幅器Ａを含む周波数依存負性抵抗回
路５ａ，５ｂと、正電源６と前記入力側演算増幅
器２の入力端子との間に接続された第１の電圧分
割用抵抗RAと、前記入力側演算増幅器２の入力
端子と接地ラインとの間に接続された第２の電圧
分割用抵抗RBと、前記出力側演算増幅器４の入
力端子と前記正電源６との間に接続された第３の
電圧分割用抵抗RCと、前記出力側演算増幅器４
の入力端子と接地ラインとの間に接続された第４
の電圧分割用抵抗RDと、前記入力側演算増幅器
２、前記出力側演算増幅器４、及び前記周波数依
存負性抵抗回路５ａ，５ｂの演算増幅器Ａの一方
の電源端子を前記正電源６に夫々接続し、他方の
電源端子を接地ラインに夫々接続する電源ライン
１０，１１と、を具備し、且つ前記第３及び第４
の電圧分割用抵抗RC，RDの値が前記第１及び第
２の電圧分割用抵抗RA，RBで決定される電圧分
割比と同じ電圧分割比が得られるように設定され
ていると共に、前記第３の電圧分割用抵抗RCと
前記第４の電圧分割用抵抗RDとの並列接続抵抗
値（RC・RD／RC＋RD）が前記複数の直列抵抗の
和の値（R1＋R2＋R3、又はR1＋R2＋R3＋R4）と
ほぼ同じになるように設定され、且つ前記周波数
依存負性抵抗回路５ａ，５ｂが前記直列抵抗の相
互間と接地ラインとの間に接続された第１の抵抗
r1と第２の抵抗r2と第１のコンデンサCAとから成
る直列回路と、一端が前記第１の抵抗r1と前記第
２の抵抗r2との接続点に接続された第２のコンデ
ンサCBと、前記第２のコンデンサCBの他端と前
記バイパスコンデンサCDとの間に接続された第
３の抵抗r3と、前記第２の抵抗r2と前記第１のコ
ンデンサCAとの接続点に一方の入力端子が接続
され、前記第２のコンデンサCBと前記第３の抵
抗r3との接続点に他方の入力端子が接続された演
算増幅器Ａと、前記第１の抵抗r1と前記第２の抵
抗r2と前記第２のコンデンサCBとの接続点と前記
演算増幅器Ａの出力端子との間に接続された第３
のコンデンサCCと、前記演算増幅器Ａの出力端
子と前記他方の入力端子との間に接続された第４
の抵抗r4とから成ることを特徴とする周波数依存
負性抵抗型アクテイブフイルタに係わるものであ
る。
作 用
第１及び第２の電圧分割用抵抗RA，RBによつ
て分割された電位を入力側演算増幅器２の入力に
与え、第３及び第４の電圧分割用抵抗RC，RDに
よつて分割された電位を出力側演算増幅器４に与
えるので、単電源（片電源）駆動が可能になる。
更に、第３及び第４の電圧分割用抵抗RC，RDを、
これ等の並列接続抵抗値が入力側演算増幅器と出
力側演算増幅器との間の直列抵抗の和の値とほぼ
同じになるように設定したので、電圧分割用とフ
イルタの定数用との両方に使用することが可能に
なり、回路構成を簡略化することが出来る。ま
た、FDNR回路５ａ，５ｂを単一の演算増幅器
を含む回路としたので、回路構成を簡単にするこ
とが出来る。
て分割された電位を入力側演算増幅器２の入力に
与え、第３及び第４の電圧分割用抵抗RC，RDに
よつて分割された電位を出力側演算増幅器４に与
えるので、単電源（片電源）駆動が可能になる。
更に、第３及び第４の電圧分割用抵抗RC，RDを、
これ等の並列接続抵抗値が入力側演算増幅器と出
力側演算増幅器との間の直列抵抗の和の値とほぼ
同じになるように設定したので、電圧分割用とフ
イルタの定数用との両方に使用することが可能に
なり、回路構成を簡略化することが出来る。ま
た、FDNR回路５ａ，５ｂを単一の演算増幅器
を含む回路としたので、回路構成を簡単にするこ
とが出来る。
実施例
次に、第１図及び第２図を参照して本考案の実
施例に係わるFDNR型ローパスフイルタについ
て述べる。但し、第１図及び第２図において、第
３図と同一符号が付されている部分は、第３図と
実質的に同一構成であるので、その説明を省略す
る。
施例に係わるFDNR型ローパスフイルタについ
て述べる。但し、第１図及び第２図において、第
３図と同一符号が付されている部分は、第３図と
実質的に同一構成であるので、その説明を省略す
る。
第１図に示す第１の実施例のフイルタ回路には
正電源６のみが設けられ、負電源は設けられてい
ない。そして、この正電源６に接続された正電源
端子７と入力側演算増幅器２の非反転入力端子と
の間に第１の電圧分割用抵抗RAが接続され、且
つ非反転入力端子とグランド（接地ライン）との
間に第２の電圧分割用抵抗RBが接続されている。
また、出力側演算増幅器４の非反転入力端子と正
の電源端子７との間に第３の電圧分割用抵抗RC
が接続され且つ非反転入力端子とグランドとの間
に第４の電圧分割用抵抗RDが接続されている。
第１及び第２の電圧分割用抵抗RA及びRBはRA＝
RB＝100kΩに設定され、正の直流電源６の電圧
は24Vに設定されているので、入力側演算増幅器
２の入力ライン１には＋12Vのバイアスが印加さ
れ、この＋12Vを中心にした動作となる。
正電源６のみが設けられ、負電源は設けられてい
ない。そして、この正電源６に接続された正電源
端子７と入力側演算増幅器２の非反転入力端子と
の間に第１の電圧分割用抵抗RAが接続され、且
つ非反転入力端子とグランド（接地ライン）との
間に第２の電圧分割用抵抗RBが接続されている。
また、出力側演算増幅器４の非反転入力端子と正
の電源端子７との間に第３の電圧分割用抵抗RC
が接続され且つ非反転入力端子とグランドとの間
に第４の電圧分割用抵抗RDが接続されている。
第１及び第２の電圧分割用抵抗RA及びRBはRA＝
RB＝100kΩに設定され、正の直流電源６の電圧
は24Vに設定されているので、入力側演算増幅器
２の入力ライン１には＋12Vのバイアスが印加さ
れ、この＋12Vを中心にした動作となる。
第３及び第４の電圧分割用抵抗RC及びRDは、
第１及び第２の電圧分割用抵抗RAとRBとによる
分割比と同じ分割比を得るためにRC＝RDに設定
されていると共に、フイルタの定数として働かせ
るために、これ等の並列接続抵抗値RC・RD／RC
＋RDが、入力側演算増幅器２の出力端子と出力
側演算増幅器４の入力端子との間に順次に直列接
続された抵抗R1，R2，R3の合成値（R1＋R2＋R3
＝300kΩ＋8159Ω＋8159Ω＝316.318kΩ）にほぼ
等しくなるように夫々630kΩに設定されている。
第１及び第２の電圧分割用抵抗RAとRBとによる
分割比と同じ分割比を得るためにRC＝RDに設定
されていると共に、フイルタの定数として働かせ
るために、これ等の並列接続抵抗値RC・RD／RC
＋RDが、入力側演算増幅器２の出力端子と出力
側演算増幅器４の入力端子との間に順次に直列接
続された抵抗R1，R2，R3の合成値（R1＋R2＋R3
＝300kΩ＋8159Ω＋8159Ω＝316.318kΩ）にほぼ
等しくなるように夫々630kΩに設定されている。
各演算増幅器２，４，Ａの正の電源端子は夫々
のライン１０によつて＋Ｖの電源６に夫々接続さ
れ、負の電源端子は夫々のライン１１によつてグ
ランドに接続されている。
のライン１０によつて＋Ｖの電源６に夫々接続さ
れ、負の電源端子は夫々のライン１１によつてグ
ランドに接続されている。
尚、入力側演算増幅器２の入力ライン１に
10μFの結合コンデンサ８が接続され、出力側演
算増幅器４の出力ラインにも10μFの結合コンデ
ンサ９が接続されている。更に、FDNR回路５
ａの抵抗r3とグランドとの間に10μFのバイパス
コンデンサCDが接続されている。
10μFの結合コンデンサ８が接続され、出力側演
算増幅器４の出力ラインにも10μFの結合コンデ
ンサ９が接続されている。更に、FDNR回路５
ａの抵抗r3とグランドとの間に10μFのバイパス
コンデンサCDが接続されている。
フイルタを第１図に示す如く構成すれば、電源
６の電圧（24V）の1/2の12Vを基準にして動作
し、単電源であつても、第３図の両電源方式と実
質的に同一の動作となる。また、第３及び第４の
電圧分割用抵抗RC及びRDの並列接続抵抗値をR1
＋R2＋R3にほぼ一致させているので、RCとRDが
分割用のみならずフイルタの定数としても働き、
回路構成が簡単になる。なお、第１図のフイルタ
回路はfC＝10kHzのローパスフイルタとして動作
する。
６の電圧（24V）の1/2の12Vを基準にして動作
し、単電源であつても、第３図の両電源方式と実
質的に同一の動作となる。また、第３及び第４の
電圧分割用抵抗RC及びRDの並列接続抵抗値をR1
＋R2＋R3にほぼ一致させているので、RCとRDが
分割用のみならずフイルタの定数としても働き、
回路構成が簡単になる。なお、第１図のフイルタ
回路はfC＝10kHzのローパスフイルタとして動作
する。
第２図は本考案の第２の実施例のFDNR型ロ
ーパスフイルタを示すものである。このフイルタ
は第１図の回路にもう一段のFDNR回路５ｂを
接続し、更に直列抵抗R4を追加したものである。
このように構成する場合に於いても、RC・RD／
RC＋RDがR1＋R2＋R3＋R4にほぼ等しくなるよう
に設定する。第２図の各部の値を例示すると、
R1＝300kΩ、R2＝5358Ω、R3＝10980Ω、R4＝
4979Ω、RA＝RB＝10kΩ、RC＝RD＝632kΩ、C1＝
2200pF、＋Ｖ＝24V、第１のFDNR回路５ａにお
けるr1＝239Ω、r2＝4605Ω、r3＝r4＝9211Ω、CA
＝CB＝CC＝2200pF、第２のFDNR回路５ｂにお
けるr1＝647Ω、r2＝4299Ω、r3＝9211Ω、r4＝
8597Ω、CA＝CB＝CC＝2200pF、バイパスコンデ
ンサCD＝10μFである。この第２図の回路もfC＝
10kHzのローパスフイルタとして動作する。
ーパスフイルタを示すものである。このフイルタ
は第１図の回路にもう一段のFDNR回路５ｂを
接続し、更に直列抵抗R4を追加したものである。
このように構成する場合に於いても、RC・RD／
RC＋RDがR1＋R2＋R3＋R4にほぼ等しくなるよう
に設定する。第２図の各部の値を例示すると、
R1＝300kΩ、R2＝5358Ω、R3＝10980Ω、R4＝
4979Ω、RA＝RB＝10kΩ、RC＝RD＝632kΩ、C1＝
2200pF、＋Ｖ＝24V、第１のFDNR回路５ａにお
けるr1＝239Ω、r2＝4605Ω、r3＝r4＝9211Ω、CA
＝CB＝CC＝2200pF、第２のFDNR回路５ｂにお
けるr1＝647Ω、r2＝4299Ω、r3＝9211Ω、r4＝
8597Ω、CA＝CB＝CC＝2200pF、バイパスコンデ
ンサCD＝10μFである。この第２図の回路もfC＝
10kHzのローパスフイルタとして動作する。
本考案は上述の実施例に限定されるものでな
く、更に変形可能なものである。例えば、更に次
数を増やしたフイルタにも適用可能である。ま
た、実施例では入力側及び出力側演算増幅器２，
４の反転入力端子がその出力端子に直接に接続さ
れているが、その反転入力端子と出力端子との間
に抵抗を接続し、反転入力端子と接地ラインとの
間にも抵抗に接続して帰還回路を構成してもよ
い。
く、更に変形可能なものである。例えば、更に次
数を増やしたフイルタにも適用可能である。ま
た、実施例では入力側及び出力側演算増幅器２，
４の反転入力端子がその出力端子に直接に接続さ
れているが、その反転入力端子と出力端子との間
に抵抗を接続し、反転入力端子と接地ラインとの
間にも抵抗に接続して帰還回路を構成してもよ
い。
考案の効果
上述から明らかな如く、本考案によれば、
FDNR型アクテイブフイルタを単電源で駆動す
ることが出来る。また、第３及び第４の電圧分割
用抵抗RC，RDをフイルタの定数用にも使用して
いるので、回路構成が簡略化されている。また、
FDNR回路を単一の演算増幅器を含む回路とし
たので、回路構成が簡単になり、コストを低減す
ることが出来る。
FDNR型アクテイブフイルタを単電源で駆動す
ることが出来る。また、第３及び第４の電圧分割
用抵抗RC，RDをフイルタの定数用にも使用して
いるので、回路構成が簡略化されている。また、
FDNR回路を単一の演算増幅器を含む回路とし
たので、回路構成が簡単になり、コストを低減す
ることが出来る。
第１図は本考案の第１の実施例に係わるフイル
タを示す回路図、第２図は本考案の第２の実施例
に係わるフイルタを示す回路図、第３図は従来の
フイルタを示す回路図である。 １……入力ライン、２……入力側演算増幅器、
３……出力ライン、４……出力側演算増幅器、５
……周波数依存負性抵抗回路、６……電源、７…
…電源端子、８，９……結合コンデンサ、１０，
１１……電源ライン、R1，R2，R3，R4……直列
抵抗、RA，RB，RC，RD……第１、第２、第３及
び第４の電圧分割用抵抗、Ａ……演算増幅器、
CDバイパスコンデンサ。
タを示す回路図、第２図は本考案の第２の実施例
に係わるフイルタを示す回路図、第３図は従来の
フイルタを示す回路図である。 １……入力ライン、２……入力側演算増幅器、
３……出力ライン、４……出力側演算増幅器、５
……周波数依存負性抵抗回路、６……電源、７…
…電源端子、８，９……結合コンデンサ、１０，
１１……電源ライン、R1，R2，R3，R4……直列
抵抗、RA，RB，RC，RD……第１、第２、第３及
び第４の電圧分割用抵抗、Ａ……演算増幅器、
CDバイパスコンデンサ。
Claims (1)
- 【実用新案登録請求の範囲】 信号入力ライン１に結合された入力側演算増幅
器２と、 信号出力ライン３に結合された出力側演算増幅
器４と、 前記入力側演算増幅器２の出力端子と前記出力
側演算増幅器４の入力端子との間に直列に接続さ
れたフイルタを構成するための複数の直列抵抗
R1，R2，R3，R4と、 前記入力側演算増幅器２の出力端子から前記出
力側演算増幅器４の入力端子に至る信号伝送ライ
ン中の前記複数の直列抵抗の相互間と接地ライン
との間にバイパスコンデンサCDを介して接続さ
れた、単一の演算増幅器Ａを含む周波数依存負性
抵抗回路５ａ，５ｂと、 正電源６と前記入力側演算増幅器２の入力端子
との間に接続された第１の電圧分割用抵抗RAと、 前記入力側演算増幅器２の入力端子と接地ライ
ンとの間に接続された第２の電圧分割用抵抗RB
と、 前記出力側演算増幅器４の入力端子と前記正電
源６との間に接続された第３の電圧分割用抵抗
RCと、 前記出力側演算増幅器４の入力端子と接地ライ
ンとの間に接続された第４の電圧分割用抵抗RD
と、 前記入力側演算増幅器２、前記出力側演算増幅
器４、及び前記周波数依存負性抵抗回路５ａ，５
ｂの演算増幅器Ａの一方の電源端子を前記正電源
６に夫々接続し、他方の電源端子を接地ラインに
夫々接続する電源ライン１０，１１と、 を具備し、且つ前記第３及び第４の電圧分割用抵
抗RC，RDの値が前記第１及び第２の電圧分割用
抵抗RA，RBで決定される電圧分割比と同じ電圧
分割比が得られるように設定されていると共に、
前記第３の電圧分割用抵抗RCと前記第４の電圧
分割用抵抗RDとの並列接続抵抗値（RC，RD／RC
＋RD）が前記複数の直列抵抗の和の値（R1＋R2
＋R3、又はR1＋R2＋R3＋R4）とほぼ同じになる
ように設定され、 前記周波数依存負性抵抗回路５ａ，５ｂが前記
直列抵抗の相互間と接地ラインとの間に接続され
た第１の抵抗r1と第２の抵抗r2と第１のコンデン
サCAとから成る直列回路と、一端が前記第１の
抵抗r1と前記第２の抵抗r2との接続点に接続され
た第２のコンデンサCBと、前記第２のコンデン
サCBの他端と前記バイパスコンデンサCDとの間
に接続された第３の抵抗r3と、前記第２の抵抗r2
と前記第１のコンデンサCAとの接続点に一方の
入力端子が接続され、前記第２のコンデンサCB
と前記第３の抵抗r3との接続点に他方の入力端子
が接続された演算増幅器Ａと、前記第１の抵抗r1
と前記第２の抵抗r2と前記第２のコンデンサCBと
の接続点と前記演算増幅器Ａの出力端子との間に
接続された第３のコンデンサCCと、前記演算増
幅器Ａの出力端子と前記他方の入力端子との間に
接続された第４の抵抗r4とから成ること を特徴とする周波数依存負性抵抗型アクテイブフ
イルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11941584U JPS6135429U (ja) | 1984-07-31 | 1984-07-31 | 周波数依在負性抵抗型アクテイブフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11941584U JPS6135429U (ja) | 1984-07-31 | 1984-07-31 | 周波数依在負性抵抗型アクテイブフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135429U JPS6135429U (ja) | 1986-03-04 |
| JPH0218597Y2 true JPH0218597Y2 (ja) | 1990-05-24 |
Family
ID=30678289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11941584U Granted JPS6135429U (ja) | 1984-07-31 | 1984-07-31 | 周波数依在負性抵抗型アクテイブフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135429U (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59137636U (ja) * | 1983-03-02 | 1984-09-13 | 太陽誘電株式会社 | アクテイブフイルタ |
-
1984
- 1984-07-31 JP JP11941584U patent/JPS6135429U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135429U (ja) | 1986-03-04 |
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