JPH05167428A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＥＣＬ互換の出力回路を備えつつ、低消費電
力化を図った半導体集積回路装置を提供する。 【構成】 出力すべきＥＣＬレベルの信号をレベル変換
回路によりＣＭＯＳレベルに変換してＭＯＳＦＥＴを相
補的にスイッチ制御し、ＥＣＬレベルに対応した駆動電
圧を形成してエミッタフォロワ出力トランジスタを駆動
する。 【効果】 ＥＣＬレベルからＣＭＯＳレベルへのレベル
変換回路は大きな駆動電流を必要とせず、ＭＯＳＦＥＴ
回路では定常的な直流電流は流れない低消費電力のＥＣ
Ｌ出力回路を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば入出力インターフェイスがＥＣＬ互換性
を持ちバイポーラ型トランジスタとＣＭＯＳ回路との組
み合わせで構成されるスタティック型ＲＡＭ（ランダム
・アクセス・メモリ）に利用して有効な技術に関するも
のである。

【０００２】

【従来の技術】高速スタティック型ＲＡＭとして、Ｂｉ
ＣＭＯＳ回路技術を用い、メモリアレイ部をＣＭＯＳ回
路に構成し、周辺回路をＢｉＣＭＯＳ回路にＥＣＬ互換
のものがある。このようなＢｉＣＭＯＳ構成のスタティ
ック型ＲＡＭとしては、１９９０年『ＶＬＳＩ回路 シ
ンポジュウム予稿集』頁４０、頁４２（1990 Symposium
on VLSI Circuits P.40,P41)がある。

【０００３】

【発明が解決しようとする課題】ＥＣＬ互換のスタティ
ック型ＲＡＭにあっては、図５に示すようにセンスアン
プＳＡの出力信号をＥＣＬ回路と類似の差動トランジス
タで受け、エミッタフォロワ出力トランジスタを通して
出力させる。この場合、十分な出力電流を得るために差
動回路には、１回路当たり約４ｍＡ程度の比較的大きな
電流を流す必要がある。この発明の目的は、ＥＣＬ互換
の出力回路を備えつつ、低消費電力化を図った半導体集
積回路装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、出力すべきＥＣＬレベルの
信号をレベル変換回路によりＣＭＯＳレベルに変換して
ＭＯＳＦＥＴを相補的にスイッチ制御し、ＥＣＬレベル
に対応した駆動電圧を形成してエミッタフォロワ出力ト
ランジスタを駆動する。

【０００５】

【作用】上記した手段によれば、レベル変換回路は大き
な駆動電流を必要とせず、ＭＯＳＦＥＴ回路では定常的
な直流電流は流れない低消費電力のＥＣＬ出力回路を得
ることができる。

【０００６】

【実施例】図３には、この発明が適用されるスタティッ
ク型ＲＡＭのメモリアレイ部とその周辺回路の一実施例
の具体的回路図が示されている。同図の各回路素子は、
公知のＣＭＯＳ技術又はバイポーラ型トランジスタとＣ
ＭＯＳ回路とを組み合わせたＢｉ−ＣＭＯＳ技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。なお、同図において、Ｐチャンネル型Ｍ
ＯＳＦＥＴは、そのチャンネル部分（バックゲート部）
に矢印が付加されることによってＮチャンネル型ＭＯＳ
ＦＥＴと区別される。この実施例のスタティック型ＲＡ
Ｍの入出力インターフェイスは、ＥＣＬ回路と互換性を
持つようにされる。それ故、回路の接地電位に対して負
の電源電圧ＶＥＥを用いるようにされる。

【０００７】メモリアレイは、代表として相補データ線
Ｄ０，Ｄ０Ｂに接続される２つのメモリセルが示されて
いる。メモリセルＭＣのそれぞれは、互いに同じ構成に
され、その１つの具体的回路が代表として示されている
ように、ゲートとドレインが互いに交差接続され、かつ
ソースが負の電源電圧ＶＥＥに結合されたＮチャンネル
型の記憶ＭＯＳＦＥＴＱ１，Ｑ２と、上記ＭＯＳＦＥＴ
Ｑ１，Ｑ２のドレインと回路の接地電位との間に設けら
れたポリ（多結晶）シリコン層からなる高抵抗Ｒ１，Ｒ
２とを含んでいる。上記ＭＯＳＦＥＴＱ１，Ｑ２の共通
接続点と相補データ線Ｄ０，Ｄ０Ｂとの間にＮチャンネ
ル型の伝送ゲートＭＯＳＦＥＴＱ３，Ｑ４が設けられて
いる。同じ行に配置されたメモリセルの伝送ゲートＭＯ
ＳＦＥＴＱ３，Ｑ４等のゲートは、それぞれ例示的に示
された対応するワード線Ｗ０、Ｗｎ等に共通に接続さ
れ、同じ列に配置されたメモリセルの入出力端子は、上
記代表として例示的に示されている一対の相補データ線
（相補ビット線又は相補ディジット線とも呼ばれてい
る。）Ｄ０，Ｄ０Ｂに接続されている。

【０００８】メモリセルＭＣにおいて、ＭＯＳＦＥＴＱ
１，Ｑ２及び抵抗Ｒ１，Ｒ２は、一種のフリップフロッ
プ回路を構成しているが、情報保持状態における動作点
は、普通の意味でのフリップフロップ回路のそれと随分
異なる。すなわち、上記メモリセルＭＣにおいて、それ
を低消費電力にさせるため、その抵抗Ｒ１は、ＭＯＳＦ
ＥＴＱ１がオフ状態にされているときのＭＯＳＦＥＴＱ
２のゲート電圧をそのしきい値電圧よりも若干高い電圧
に維持させることができる程度の著しく高い抵抗値にさ
れる。同様に抵抗Ｒ２も高抵抗値にされる。言い換える
と、上記抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ１、Ｑ２の
ドレインリーク電流を補償できる程度の高抵抗にされ
る。抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ２のゲート容量
（図示しない）に蓄積されている情報電荷が放電させら
れてしまうのを防ぐ程度の電流供給能力を持つ。

【０００９】この実施例に従うと、メモリ部がＲＡＭが
ＣＭＯＳ−ＩＣ技術によって製造されるにもかかわら
ず、上記のようにメモリセルＭＣはＮチャンネルＭＯＳ
ＦＥＴとポリシリコン抵抗素子とから構成される。スタ
ティック型ＲＡＭのメモリセルとしては、上記ポリシリ
コン抵抗素子に代えてＰチャンネルＭＯＳＦＥＴを用い
ることもできる。メモリセルＭＣは、ＰチャンネルＭＯ
ＳＦＥＴを用いる場合に比べ、その大きさを小さくでき
る。すなわち、ポリシリコン抵抗を用いた場合、駆動Ｍ
ＯＳＦＥＴＱ１又はＱ２のゲート電極上に形成できると
ともに、それ自体のサイズを小型化できる。そして、Ｐ
チャンネルＭＯＳＦＥＴを用いたときのように、駆動Ｍ
ＯＳＦＥＴＱ１，Ｑ２から比較的大きな距離を持って離
さなければならないことがないので無駄な空白部分が生
じない。

【００１０】同図において、特に制限されないが、各相
補データ線Ｄ０，Ｄ０Ｂと回路の接地電位との間には、
そのゲートに定常的に電源電圧ＶＥＥが供給されること
によって抵抗素子として作用するＰチャンネル型の負荷
ＭＯＳＦＥＴＱ９，Ｑ１０が設けられる。これらの負荷
ＭＯＳＦＥＴＱ９，Ｑ１０は、そのサイズが比較的小さ
く形成されることによって、小さなコンダクタンスを持
つようにされる。これらの負荷ＭＯＳＦＥＴＱ９，Ｑ１
０には、それぞれ並列形態にＰチャンネル型の負荷ＭＯ
ＳＦＥＴＱ１１，Ｑ１２が設けられる。これらの負荷Ｍ
ＯＳＦＥＴＱ１１，Ｑ１２は、そのサイズが比較的大き
く形成されることによって、比較的大きなコンダクタン
スを持つようにされる。上記ＭＯＳＦＥＴＱ９〜Ｑ１２
がオン状態における合成コンダクタンスとメモリセルＭ
Ｃの伝送ゲートＭＯＳＦＥＴ及び記憶用ＭＯＳＦＥＴの
合成コンダクタンスとの比は、上記メモリセルＭＣの読
み出し動作において、相補データ線Ｄ０，Ｄ０Ｂ等が、
その記憶情報に従った所望の電位差を持つような値に選
ばれる。上記各負荷ＭＯＳＦＥＴＱ１１，Ｑ１２のゲー
トには、書き込み動作の時に回路の接地電位のようなハ
イレベルにされる内部書き込み信号ＷＥが供給される。
これにより、書き込み動作のとき、上記負荷ＭＯＳＦＥ
ＴＱ１１，Ｑ１２はオフ状態にされる。したがって、書
き込み動作における相補データ線の負荷手段は、上記小
さなコンダクタンスのＭＯＳＦＥＴＱ９，Ｑ１０のみと
なる。

【００１１】この実施例では、特に制限されないが、カ
ラムスイッチを通して読み出されるメモリセルの読み出
し信号の信号振幅をメモリセルのアドレスに無関係にほ
ぼ一定にするために、上記のような負荷ＭＯＳＦＥＴＱ
９〜Ｑ１２は、相補データ線Ｄ０，Ｄ０Ｂの遠端側、言
い換えるならばら、カラムスイッチ側に接続されるデー
タ線の端に対して反対側の端ではなく、相補データ線と
カラムスイッチに近接して設けられる。具体的に説明す
るならば、上記負荷ＭＯＳＦＥＴＱ９〜Ｑ１２は、カラ
ムスイッチに最も近い位置に配置されるメモリセルとカ
ラムスイッチとの間に配置される。

【００１２】同図において、ワード線Ｗ０は、Ｘデコー
ダ回路ＸＤＣＲとワードドライバＷＤとによって選択さ
れるが、同図では図面が複雑化されるのを防ぐために、
ノア（ＮＯＲ）ゲート回路Ｇ１によりＸデコーダ回路Ｘ
ＤＣＲとワードドライバＷＤを兼ねている。このこと
は、他の代表として示されているワード線Ｗｎについて
も同様である。Ｘデコーダ回路ＸＤＣＲは、相互におい
て類似のノアゲート回路Ｇ１，Ｇ２等により構成され
る。これらのノアゲート回路Ｇ１，Ｇ２等の入力端子に
は、外部から供給される複数ビットからなるＸ系の外部
アドレス信号ＡＸ（ＡＸ０〜ＡＸｉ）を受けるアドレス
バッファＸＢによって形成された内部相補アドレス信号
が所定の組合せをもって印加される。なお、実際には、
Ｘデコーダ回路ＸＤＣＲは、プリデコーダを設ける等し
て分割して多段構成されるが、この実施例でそれを１つ
のノアゲート回路により機能的に示している。

【００１３】上記メモリアレイにおける相補データ線Ｄ
０と読み出し用の共通相補データ線ＲＣＤとの間には、
Ｐチャンネル型ＭＯＳＦＥＴＱ５かならるカラムスイッ
チが設けられる。他のデータ線Ｄ０Ｂと読み出し用の共
通相補データ線ＲＣＤＢとの間にも、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ６からなるカラムスイッチが設けられる。
上記メモリアレイにおける相補データ線Ｄ０と書き込み
用の共通相補データ線ＷＣＤとの間には、Ｎチャンネル
型ＭＯＳＦＥＴＱ７かならるカラムスイッチが設けられ
る。他のデータ線Ｄ０Ｂと書き込み用の共通相補データ
線ＷＣＤＢとの間にも、Ｎチャンネル型ＭＯＳＦＥＴＱ
８からなるカラムスイッチが設けられる。上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ７とＱ８のゲートには、カラム選
択信号Ｙ０が供給され、Ｐチャンネル型ＭＯＳＦＥＴＱ
５とＱ６のゲートには、インバータ回路Ｎ１によって反
転されたカラム選択信号Ｙ０が供給される。これによ
り、カラム選択信号Ｙ０がハイレベルの選択レベルにさ
れると、上記Ｎチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８と
Ｐチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６がオン状態にさ
れる。上記カラム選択信号Ｙ０は、上記Ｘデコーダ回路
ＸＤＣＲと類似の回路から構成されるＸデコード回路Ｙ
Ｄ（図示せず）により形成される。

【００１４】読み出し動作のときには、回路の接地電位
に対してデータ線負荷抵抗等にメモリ電流が流れること
より生じる電圧降下分が読み出し信号として出力され
る。それ故、上記のようにＰチャンネル型ＭＯＳＦＥＴ
をカラムスイッチとして用いることにより、データ線に
おけるメモリセルの読み出し信号をＭＯＳＦＥＴのしき
い値電圧によるレベル損失が生じることなく、そのまま
共通相補データ線ＣＤ，ＣＤＢ側に伝えることができ
る。また、書き込み動作においては、相補データ線Ｄ
０，Ｄ０Ｂのうち、一方を回路の接地電位のようなロウ
レベルにして、それに接続されるメモリセルの記憶ＭＯ
ＳＦＥＴをオフ状態にさせることより、他方の記憶ＭＯ
ＳＦＥＴをオン状態に切り換える。それ故、上記のよう
にＮチャンネル型ＭＯＳＦＥＴをカラムスイッチとして
用いることにより、回路の接地電位のロウレベルをその
ままデータ線に伝えることができる。

【００１５】この実施例において、読み出し用の共通相
補データ線ＲＣＤ，ＲＣＤＢには、読み出し用の共通相
補データ線に給電を行うＰチャンネル型からなる負荷Ｍ
ＯＳＦＥＴＱ１３，Ｑ１４が設けられる。これらの負荷
ＭＯＳＦＥＴＱ１３，Ｑ１４のゲートには、回路の接地
電位のようなロウレベルが定常的に供給されることによ
って抵抗素子として作用する。この負荷ＭＯＳＦＥＴＱ
１３，Ｑ１４の抵抗値は、上記データ線Ｄ０，Ｄ０Ｂに
設けられる負荷ＭＯＳＦＥＴＱ１１，Ｑ１２に対して十
分大きな抵抗値を持つように設定される。

【００１６】上記読み出し用の共通相補データ線ＲＣ
Ｄ，ＲＣＤＢは、センスアンプＳＡの入力端子に結合さ
れる。センスアンプＳＡの出力信号は、外部端子から出
力信号を送出するデータ出力回路ＯＢの入力端子に伝え
られる。同図では、省略されているが、出力回路ＯＢ
は、後述するようなレベル変換回路、それによりスイッ
チ制御されるＭＯＳＦＥＴ回路及びＭＯＳＦＥＴ回路に
より駆動されるエミッタフォロワ回路から構成される。
上記書き込み用の共通相補データ線ＷＣＤ，ＷＣＤＢ
は、書き込みアンプＷＡの出力端子に結合される。この
書き込みアンプＷＡの入力端子には、外部端子から供給
される書き込みデータを受けるデータ入力回路ＩＢの出
力信号が供給される。このように共通データ線を読み出
し用と書き込み用に分離することにより、センスアンプ
ＳＡ及び書き込みアンプＷＡの動作に最適に共通相補デ
ータ線の負荷条件を設定することができるものとなる。
そして、特に制限されないが、高速読み出し化のために
読み出し用の共通相補データ線ＲＣＤ，ＲＣＤＢ間にイ
コライズ用のＰチャンネル型ＭＯＳＦＥＴＱ１５が設け
られる。このＭＯＳＦＥＴＱ１５のゲートには、イコラ
イズパルスＥＱが供給される。

【００１７】イコライズパルスＥＱは、パルス発生回路
ＥＱＧにより形成される。このパルス発生回路ＥＱＧ
は、Ｘ系のアドレス信号変化検出回路ＸＡＴＤにより形
成されたパルスＡＤＸとＹ系のアドレス信号変化検出回
路ＹＡＴＤにより形成されたパルスＡＤＹと書き込み制
御信号ＷＥとを受け、書き込み動作以外であってＸ系又
はＹ系のいずれか１ビットのアドレス信号でも変化した
とき、それに対応してイコライズパルスＥＱを発生させ
る。

【００１８】なお、この実施例のスタティック型ＲＡＭ
のメモリセルからの読し動作は、次の通りである。メモ
リセルのオン状態にされる記憶ＭＯＳＦＥＴは、定電流
源とみなすことができる。それ故、メモリセルからの読
み出しロウレベルは、負荷ＭＯＳＦＥＴＱ１１，Ｑ１２
に最も近いメモリセルＭＣｎでは、データ線負荷ＭＯＳ
ＦＥＴＱ１１，Ｑ１２の抵抗分ＲＬにメモリ電流Ｉｏが
流れることより発生する電圧降下となる。上記メモリ電
流Ｉｏは、上記抵抗ＲＬに並列形態に設けられるカラム
スイッチの抵抗分ＲＹと共通データ線負荷ＭＯＳＦＥＴ
Ｑ１３，Ｑ１４の抵抗分ＲＰにも分流して流れるが、こ
れらの抵抗ＲＹ及びＲＰの直列合成抵抗は、上記抵抗Ｒ
Ｌに比べて十分大きいから実質的に無視できる。これに
対して、上記負荷ＭＯＳＦＥＴからもっとも遠い位置に
配置されるメモリセルＭＣ０では、上記抵抗ＲＬとデー
タ線の抵抗分ＲＤにメモリ電流Ｉｏが流れることにな
る。それ故、メモリセルの入出力ノードでは、上記抵抗
ＲＬ＋ＲＤによる大きな信号振幅にされるが、カラムス
イッチ側では上記同様に抵抗ＲＬにメモリ電流Ｉｏが流
れることにより発生する電圧降下分のみとなる。それ
故、読み出し用の共通相補データ線ＲＤＣ，ＲＣＤＢを
通してセンスアンプＳＡの入力に伝えられるメモリセル
の読み出し信号は、Ｘ系のアドレスに無関係にほぼ一定
にできる。

【００１９】図１には、この発明に係るＥＣＬ出力回路
の一実施例の回路図が示されている。同図の各回路素子
に付された回路記号が、前記図３のものと一部重複して
いるが、それぞれは別個の回路機能を実現するものであ
ると理解されたい。

【００２０】センスアンプＳＡにより形成された読み出
し出力信号は、特に制限されないが、入力部を構成する
差動トランジスタＴ１とＴ２のベースに供給される。こ
の読み出し信号は、前記図３の相補データ線Ｄ０，Ｄ０
Ｂ等のような選択された相補データ線の読み出しレベル
に対応した相補信号とされる。この差動トランジスタＴ
１とＴ２のエミッタには、ＥＣＬ回路と同様な定電流源
Ｉｏと負荷抵抗Ｒ１，Ｒ２が設けられる。特に制限され
ないが、次のＣＭＯＳ回路によるレベル変換動作を補助
するために上記抵抗Ｒ１とＲ２をＥＣＬ回路のそれに比
べて若干大きな抵抗値にして、ＥＣＬレベルに比べて若
干大きな信号振幅の出力信号を形成するものであっても
よい。

【００２１】上記のような入力部により形成された相補
出力信号は、ＰチャンネルＭＯＳＦＥＴＱ１とＱ２のゲ
ートに供給される。これらＰチャンネル型ＭＯＳＦＥＴ
Ｑ１とＱ２のソースは回路の接地電位に接続され、その
ドレインには電流ミラー形態にされたＮチャンネルＭＯ
ＳＦＥＴＱ３とＱ４が設けられる。上記相補的な入力信
号がゲートにそれぞれ供給されたＰチャンネルＭＯＳＦ
ＥＴＱ１とＱ２は、その相補入力信号レベルに従った相
補的なドレイン電流を流すようになる。例えば、一方の
ＭＯＳＦＥＴＱ１に流れる電流が相対的に大きくされる
と、他方のＭＯＳＦＥＴＱ２に流れる電流は相対的に小
さくされる。この場合には、上記ＭＯＳＦＥＴＱ１によ
り形成されたドレイン電流に応じて電流ミラー形態のＮ
チャンネルＭＯＳＦＥＴＱ３とＱ４とにも大きな電流が
流れる。したがって、ＰチャンネルＭＯＳＦＥＴＱ２と
ＮチャンネルＭＯＳＦＥＴＱ４とが相補的に動作させら
れ、共通接続されたドレインからはそのコンダクタンス
比に対応したほゞ負の電源電圧ＶＥＥのようなロウレベ
ルの信号が形成される。逆に、ＭＯＳＦＥＴＱ２に流れ
る電流が相対的に大きくされ、ＭＯＳＦＥＴＱ１に流れ
る電流が相対的に小さくされると、ほぼ回路の接地電位
のようなハイレベルが形成される。

【００２２】この実施例では、出力電流を大きくするた
めに、言い換えるならば、比較的大きな容量値を持つよ
うにされた容量性負荷でも高速に駆動するために、上記
レベル変換回路の出力信号は、コレクタが回路の接地電
位点に接続されたトランジスタＴ５のベースに供給され
る。このトランジスタＴ５はカスケード接続されたトラ
ンジスタＴ６とともにトーテムポール型プッシュプル出
力回路を構成する。ロウレベルの側の出力トランジスタ
Ｔ６のコレクタとベースとの間には、特に制限されない
が、前段側の出力信号を受けるＮチャンネルＭＯＳＦＥ
ＴＱ５が設けられる。上記トランジスタＴ６のベースと
エミッタとの間には、出力信号を受けるロウレベル引き
抜き用のＮチャンネルＭＯＳＦＥＴＱ６が設けられる。
この構成に代え、ＭＯＳＦＥＴＱ５は、上記ＭＯＳＦＥ
ＴＱ１〜Ｑ４と同様な構成であってその入力信号が逆に
されたレベル増幅回路の出力信号を受けるようにするも
のであってもよい。

【００２３】この実施例では、ＥＣＬレベルの出力信号
を形成するために出力ロウレベルに対応した動作電圧Ｖ
Ｏが形成される。この電圧ＶＯは、約−１Ｖ〜−１．２
Ｖのような定電圧にされ、内蔵の定電圧発生回路により
形成される。この構成に代えて、半導体集積回路装置の
外部から供給するものであってもよい。そして、回路の
接地電位と上記動作電圧ＶＯとの間に、Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８を直列形態に接続する。上記Ｍ
ＯＳＦＥＴＱ８のゲートには上記レベル変換した出力信
号が供給され、ＭＯＳＦＥＴＱ７のゲートにはインバー
タ回路Ｎ１により反転信号を供給される。このインバー
タ回路Ｎ１は、特に制限されないが、ＣＭＯＳ回路にバ
イポーラ型トランジスタを設けたものとされる。上記Ｍ
ＯＳＦＥＴＱ７とＱ８は、比較的大きな駆動電流を形成
するために比較的大きなサイズに形成される。このた
め、これらのＭＯＳＦＥＴＱ７とＱ８は、比較的大きな
ゲート容量を持つようにされるにもかかわらずに、上記
のようなバイポーラ型トランジスタによる出力回路によ
り高速にスイッチ制御される。

【００２４】出力トランジスタＴ７は、上記ＭＯＳＦＥ
ＴＱ７とＱ８からなる駆動回路により形成された回路の
接地電位又は動作電圧ＶＯを受け、そのベース，エミッ
タ間電圧ＶBEだけレベルシフトされたＥＣＬレベルの出
力信号を形成する。すなわち、レベル変換回路により出
力された出力信号が電源電圧ＶＥＥのようなロウレベル
のときにはＭＯＳＦＥＴＱ８がオン状態にされる。この
とき、インバータ回路Ｎ１の出力信号は回路の接地電位
のようなハイレベルとなり、ＭＯＳＦＥＴＱ７はオフ状
態にされる。したがって、トランジスタＴ７は、ＭＯＳ
ＦＥＴＱ８を通してベースに供給された電圧ＶＯを受け
て、エミッタからベース，エミッタ間電圧ＶBEだけレベ
ルシフトされたロウレベルの出力信号を出力する。レベ
ル変換回路により出力された出力信号が回路の接地電位
のようなハイレベルのときにはＭＯＳＦＥＴＱ８がオフ
状態にされる。このとき、インバータ回路Ｎ１の出力信
号は電源電圧ＶＥＥのようなロウレベルとなり、ＭＯＳ
ＦＥＴＱ７はオン状態にされる。したがって、トランジ
スタＴ７は、ＭＯＳＦＥＴＱ７を通してベースに供給さ
れた回路の接地電位を受けて、エミッタ出力からそのベ
ース，エミッタ間電圧ＶBEだけレベルシフトされたハイ
レベルの出力信号を出力する。

【００２５】この構成においては、入力部の差動トラン
ジスタとエミッタフォロワ回路において定電流Ｉｏが定
常的流れるが、この定電流Ｉｏの電流値はＥＣＬの単位
ゲートとほぼ同じ小さい電流である。そして、レベル変
換回路のＣＭＯＳ回路でも定常的には小さな直流電流し
か流れなく全体の消費電流を約１ｍＡ以下に設定するこ
とができる。このため、出力回路での図５に示したよう
な従来の回路に比べて消費電流を大幅に小さくすること
ができる。特に、×４等のように複数ビットの単位でデ
ータを出力する場合には、従来の駆動回路では４ｍＡ×
４＝１６ｍＡもの大きな直流電流を消費するのに対し
て、本発明ではそれを４ｍＡ以下に削減できるものとな
る。

【００２６】図２には、この発明に係るＥＣＬ出力回路
の他の一実施例の回路図が示されている。この実施例で
は、出力トランジスタＴ７を駆動するＭＯＳＦＥＴがＣ
ＭＯＳ回路により構成される。すなわち、レベル変換回
路の出力信号は、Ｐチャンネル型ＭＯＳＦＥＴＱ７とＮ
チャンネル型ＭＯＳＦＥＴＱ９からなるＣＭＯＳ回路に
入力される。このＣＭＯＳ回路の出力信号により直接出
力トランジスタＴ７を駆動する。この構成では、インバ
ータ回路Ｎ１が不用になり、回路の簡素化を図ることが
できる。ただし、Ｐチャンネル型ＭＯＳＦＥＴＱ９をオ
ン状態にして、電圧ＶＯを出力させるとき、ＭＯＳＦＥ
ＴＱ９のゲートとソースとの間には電圧ＶＯのような比
較的小さな振込電圧した供給されない。このため、必要
な駆動電流を得るためにはＭＯＳＦＥＴＱ９のサイズを
大きく形成する必要がある。

【００２７】図４には、この発明に係るＥＣＬ出力回路
の更に他の一実施例の回路図が示されている。この実施
例では、出力トランジスタＴ７を駆動するＭＯＳＦＥＴ
回路として前記図１の実施例と同様にＰチャンネル型Ｍ
ＯＳＦＥＴＱ７とＱ８を用いるが、それぞれのゲートに
はレベル変換回路ＬＶＣが設けられる。このレベル変換
回路ＬＶＣに入力される信号を、ＭＯＳＦＥＴＱ７とＱ
８とでは逆にして互いに逆相のＣＭＯＳレベルの出力信
号を形成する。この構成では、ＭＯＳＦＥＴＱ７とＱ８
との両ゲートに高速に入力信号が伝えられるから、ＭＯ
ＳＦＥＴＱ７とＱ８のスイッチ切り替えを高速にでき
る。言い換えるならば、図１の実施例ではＭＯＳＦＥＴ
Ｑ７のゲートには、インバータ回路Ｎ１により反転遅延
信号が供給されのでは、ＭＯＳＦＥＴＱ８に比べてＭＯ
ＳＦＥＴＱ７のスイッチ制御が遅くなる。これに対し
て、この実施例では、ＭＯＳＦＥＴＱ７とＱ８を同時に
相補的に切り替えるので、両ＭＯＳＦＥＴＱ７とＱ８と
が同時にオン状態にされる時間を短くでき出力動作の高
速化とＭＯＳＦＥＴＱ７とＱ８を通して流れる貫通電流
を低減できるという利点がある。

【００２８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 出力すべきＥＣＬレベルの信号をレベル変換回
路によりＣＭＯＳレベルに変換してＭＯＳＦＥＴを相補
的にスイッチ制御し、ＥＣＬレベルに対応した駆動電圧
を形成してエミッタフォロワ出力トランジスタを駆動す
る。この構成では、レベル変換回路では大きな駆動電流
を必要とせず、ＭＯＳＦＥＴ回路では定常的な直流電流
は流れないから低消費電力のＥＣＬ出力回路を得ること
ができるという効果が得られる。 （２） ＭＯＳＦＥＴ回路としてＰチャンネル型ＭＯＳ
ＦＥＴを用いた場合には、レベル変換されたＣＭＯＳ信
号によりゲート，ソース間に大きな供給することができ
るから、比較的小さなサイズのＭＯＳＦＥＴにより出力
トランジスタを駆動することができるという効果が得ら
れる。

【００２９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、センスアンプＳＡがエミッタフォロワ出力回
路からＥＣＬレベルの信号を出力する場合には、差動回
路とエミッタフォロワ回路を省略して直接的にＥＣＬレ
ベルの信号をＰチャンネル型ＭＯＳＦＥＴＱ１とＱ２に
供給する構成としてもよい。レベル変換回路は、ＣＭＯ
Ｓ回路を用いることの他、同様に比較的小さな電流によ
りレベル変換動作を行うものであれば何であってもよ
い。この発明は、ＥＣＬ互換性を持つスタティック型Ｒ
ＡＭの他、ＥＣＬ互換性を持つＢｉ−ＣＭＯＳゲートア
レイ又はＥＣＬロジック等のようにＥＣＬ出力回路を持
つ各種半導体集積回路装置に広く利用できる。

【００３０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、出力すべきＥＣＬレベルの
信号をレベル変換回路によりＣＭＯＳレベルに変換して
ＭＯＳＦＥＴを相補的にスイッチ制御し、ＥＣＬレベル
に対応した駆動電圧を形成してエミッタフォロワ出力ト
ランジスタを駆動してＥＣＬ出力信号を得る。この構成
では、レベル変換回路では大きな駆動電流を必要とせ
ず、ＭＯＳＦＥＴ回路では定常的な直流電流は流れない
から消費電力を大幅に低減することができる。

【図面の簡単な説明】

【図１】この発明に係るＥＣＬ出力回路の一実施例を示
す回路図である。

【図２】この発明に係るＥＣＬ出力回路の他の一実施例
を示す回路図である。

【図３】この発明に係るスタティック型ＲＡＭのメモリ
アレイ部とその周辺回路の一実施例を示す具体的回路図
である。

【図４】この発明に係るＥＣＬ出力回路の更に他の一実
施例を示す回路図である。

【図５】従来のＥＣＬ出力回路の一例を示す回路図であ
る。

【符号の説明】

ＳＡ…センスアンプ、ＬＶＣ…レベル変換回路、ＸＢ…
Ｘ系アドレスバッファ、ＹＢ…Ｙ系アドレスバッファ、
ＸＤＣＲ…Ｘ系デコーダ回路、ＯＢ…データ出力回路、
ＩＢ…データ入力回路、ＸＡＴＤ，ＹＡＴＤ…アドレス
信号変化検出回路、ＥＱＧ…イコライズパルス発生回
路、ＭＣ…メモリセル、Ｗ０，Ｗｎ…ワード線、Ｄ０，
Ｄ０Ｂ…相補データ線、ＲＣＤ，ＲＣＤＢ…読み出し用
共通相補データ線、ＷＣＤ，ＷＣＤＢ…書き込み用共通
相補データ線、Ｑ１〜Ｑ１４…ＭＯＳＦＥＴ、Ｔ１〜Ｔ
７…トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/08 Ｚ 7402−5Ｊ 19/086 8941−5Ｊ 7342−4Ｍ Ｈ０１Ｌ 27/06 ３２１ Ｊ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 出力すべきＥＣＬレベルの信号をＣＭＯ
   Ｓレベルに変換するレベル変換回路と、このレベル変換
   回路の出力信号により相補的にスイッチ制御され、ＥＣ
   Ｌレベルに対応した駆動電圧を出力するＭＯＳＦＥＴ回
   路と、このＭＯＳＦＥＴ回路を出力電圧を受けてＥＣＬ
   レベルの出力信号を形成するエミッタフォロワ出力トラ
   ンジスタとを含むことを特徴とする半導体集積回路装
   置。
2. 【請求項２】 上記出力すべきＥＣＬレベルの信号は、
   スタティック型メモリセルから読み出し信号を増幅する
   センスアンプの出力信号であることを特徴とする請求項
   １の半導体集積回路装置。
3. 【請求項３】 上記ＭＯＳＦＥＴ回路は、レベル変換回
   路の出力信号により相補的にスイッチ制御され、回路の
   接地電位又はＥＣＬのロウレベルに対応した小さな動作
   電圧を出力する一対のＭＯＳＦＥＴからなるものである
   ことを特徴とする請求項１又は請求項２の半導体集積回
   路装置。