JPH0574171A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成で低消費電力化を図りつつ高速動
作を実現した入力バッファを備えた半導体集積回路装置
を提供する。 【構成】 第１のＭＯＳＦＥＴのゲートにＥＣＬレベル
の入力信号を供給し、ソースにレベルシフトされた回路
の接地電位を供給し、第２のＭＯＳＦＥＴのソースに上
記入力信号を供給し、ゲートに所定の基準電圧を供給
し、この第２のＭＯＳＦＥＴのドレインに負荷手段を接
続して入力と同相の増幅出力を形成して第１のＭＯＳＦ
ＥＴと直列形態に接続され上記第１のＭＯＳＦＥＴとは
逆導電型にされた第３のＭＯＳＦＥＴを駆動して、これ
ら第１と第３のＭＯＳＦＥＴの接続点からレベルに変換
された内部信号を形成する。 【効果】 実質的には１段の回路でレベル変換動作が行
われるから少ない素子数により低消費電力で高速のレベ
ル変換機能を持つ入力バッファを得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えばＥＣＬ互換性を持ちバイポーラ型トラン
ジスタとＣＭＯＳ回路との複合構成からなるＢｉ−ＣＭ
ＯＳスタティック型ＲＡＭ（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。

【０００２】

【従来の技術】高速スタティック型ＲＡＭとして、Ｂｉ
−ＣＭＯＳ回路技術を用い、メモリアレイ部をＣＭＯＳ
回路に構成し、周辺回路をＢｉ−ＣＭＯＳ回路にＥＣＬ
互換のものがある。このようなＢｉＣＭＯＳ構成のスタ
ティック型ＲＡＭとしては、『ＢｉＣＭＯＳ技術』久保
征治編著、社団法人電子情報通信学会編がある。

【０００３】

【発明が解決しようとする課題】上記のスタティック型
ＲＡＭでは、図４に示すようなアドレスバッファを用い
ている。このアドレスバッファは、ＥＣＬレベルの入力
信号をＣＭＯＳレベルの内部信号に変換するために、カ
レントスイッチ回路、出力エミッタフォロワ回路、及び
ＣＭＯＳ構成のレベル変換回路から構成される。この構
成では、回路素子が比較的多くなるという問題がある。
そして、上記のような多段構成であるため信号伝達が遅
くなってしまう。特に、低消費電力化のためにカレント
スイッチ回路、エミッタフォロワ回路、及びレベルシト
フ回路での動作電流を小さくすると、信号伝達遅延が大
きくなって高速化が達成できないという問題が生じる。
この発明の目的は、簡単な構成で低消費電力化を図りつ
つ高速動作を実現した入力バッファを備えた半導体集積
回路装置を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１のＭＯＳＦＥＴのゲー
トにＥＣＬレベルの入力信号を供給し、ソースにレベル
シフトされた回路の接地電位を供給し、第２のＭＯＳＦ
ＥＴのソースに上記入力信号を供給し、ゲートに所定の
基準電圧を供給し、この第２のＭＯＳＦＥＴのドレイン
に負荷手段を接続して入力と同相の増幅出力を形成して
第１のＭＯＳＦＥＴと直列形態に接続され上記第１のＭ
ＯＳＦＥＴとは逆導電型にされた第３のＭＯＳＦＥＴを
駆動して、これら第１と第３のＭＯＳＦＥＴの接続点か
らレベルに変換された内部信号を形成する。

【０００５】

【作用】上記した手段によれば、実質的には１段の回路
でレベル変換動作が行われるから少ない素子数により低
消費電力で高速のレベル変換機能を持つ入力バッファを
得ることができる。

【０００６】

【実施例】図３には、この発明が適用されるスタティッ
ク型ＲＡＭのメモリアレイ部とその周辺回路の一実施例
の具体的回路図が示されている。同図の各回路素子は、
公知のＣＭＯＳ技術又はバイポーラ型トランジスタとＣ
ＭＯＳ回路とを組み合わせたＢｉ−ＣＭＯＳ技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。なお、同図において、Ｐチャンネル型Ｍ
ＯＳＦＥＴは、そのチャンネル部分（バックゲート部）
に矢印が付加されることによってＮチャンネル型ＭＯＳ
ＦＥＴと区別される。この実施例のスタティック型ＲＡ
Ｍの入出力インターフェイスは、ＥＣＬ回路と互換性を
持つようにされる。それ故、回路の接地電位に対して負
の電源電圧ＶＥＥを用いるようにされる。

【０００７】メモリアレイは、代表として相補データ線
Ｄ０，Ｄ０Ｂに接続される２つのメモリセルが示されて
いる。メモリセルＭＣのそれぞれは、互いに同じ構成に
され、その１つの具体的回路が代表として示されている
ように、ゲートとドレインが互いに交差接続され、かつ
ソースが負の電源電圧ＶＥＥに結合されたＮチャンネル
型の記憶ＭＯＳＦＥＴＱ１，Ｑ２と、上記ＭＯＳＦＥＴ
Ｑ１，Ｑ２のドレインと回路の接地電位との間に設けら
れたポリ（多結晶）シリコン層からなる高抵抗Ｒ１，Ｒ
２とを含んでいる。上記ＭＯＳＦＥＴＱ１，Ｑ２の共通
接続点と相補データ線Ｄ０，Ｄ０Ｂとの間にＮチャンネ
ル型の伝送ゲートＭＯＳＦＥＴＱ３，Ｑ４が設けられて
いる。同じ行に配置されたメモリセルの伝送ゲートＭＯ
ＳＦＥＴＱ３，Ｑ４等のゲートは、それぞれ例示的に示
された対応するワード線Ｗ０、Ｗｎ等に共通に接続さ
れ、同じ列に配置されたメモリセルの入出力端子は、上
記代表として例示的に示されている一対の相補データ線
（相補ビット線又は相補ディジット線とも呼ばれてい
る。）Ｄ０，Ｄ０Ｂに接続されている。

【０００８】メモリセルＭＣにおいて、ＭＯＳＦＥＴＱ
１，Ｑ２及び抵抗Ｒ１，Ｒ２は、一種のフリップフロッ
プ回路を構成しているが、情報保持状態における動作点
は、普通の意味でのフリップフロップ回路のそれと随分
異なる。すなわち、上記メモリセルＭＣにおいて、それ
を低消費電力にさせるため、その抵抗Ｒ１は、ＭＯＳＦ
ＥＴＱ１がオフ状態にされているときのＭＯＳＦＥＴＱ
２のゲート電圧をそのしきい値電圧よりも若干高い電圧
に維持させることができる程度の著しく高い抵抗値にさ
れる。同様に抵抗Ｒ２も高抵抗値にされる。言い換える
と、上記抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ１、Ｑ２の
ドレインリーク電流を補償できる程度の高抵抗にされ
る。抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ２のゲート容量
（図示しない）に蓄積されている情報電荷が放電させら
れてしまうのを防ぐ程度の電流供給能力を持つ。

【０００９】この実施例に従うと、メモリアレイ部がＣ
ＭＯＳ−ＩＣ技術によって製造されるにもかかわらず、
上記のようにメモリセルＭＣはＮチャンネルＭＯＳＦＥ
Ｔとポリシリコン抵抗素子とから構成される。スタティ
ック型ＲＡＭのメモリセルとしては、上記ポリシリコン
抵抗素子に代えてＰチャンネルＭＯＳＦＥＴを用いるこ
ともできる。メモリセルは、ＰチャンネルＭＯＳＦＥＴ
を用いる場合に比べ、その大きさを小さくできる。すな
わち、ポリシリコン抵抗を用いた場合、駆動ＭＯＳＦＥ
ＴＱ１又はＱ２のゲート電極上に形成できるとともに、
それ自体のサイズを小型化できる。そして、Ｐチャンネ
ルＭＯＳＦＥＴを用いたときのように、駆動ＭＯＳＦＥ
ＴＱ１，Ｑ２から比較的大きな距離を持って離さなけれ
ばならないことがないので無駄な空白部分が生じない。

【００１０】同図において、特に制限されないが、各相
補データ線Ｄ０，Ｄ０Ｂと回路の接地電位との間には、
そのゲートに定常的に電源電圧ＶＥＥが供給されること
によって抵抗素子として作用するＰチャンネル型の負荷
ＭＯＳＦＥＴＱ９，Ｑ１０が設けられる。これらの負荷
ＭＯＳＦＥＴＱ９，Ｑ１０は、そのサイズが比較的小さ
く形成されることによって、小さなコンダクタンスを持
つようにされる。これらの負荷ＭＯＳＦＥＴＱ９，Ｑ１
０には、それぞれ並列形態にＰチャンネル型の負荷ＭＯ
ＳＦＥＴＱ１１，Ｑ１２が設けられる。これらの負荷Ｍ
ＯＳＦＥＴＱ１１，Ｑ１２は、そのサイズが比較的大き
く形成されることによって、比較的大きなコンダクタン
スを持つようにされる。上記ＭＯＳＦＥＴＱ９〜Ｑ１２
がオン状態における合成コンダクタンスとメモリセルＭ
Ｃの伝送ゲートＭＯＳＦＥＴ及び記憶用ＭＯＳＦＥＴの
合成コンダクタンスとの比は、上記メモリセルＭＣの読
み出し動作において、相補データ線Ｄ０，Ｄ０Ｂ等が、
その記憶情報に従った所望の電位差を持つような値に選
ばれる。上記各負荷ＭＯＳＦＥＴＱ１１，Ｑ１２のゲー
トには、書き込み動作の時に回路の接地電位のようなハ
イレベルにされる内部書き込み信号ＷＥが供給される。
これにより、書き込み動作のとき、上記負荷ＭＯＳＦＥ
ＴＱ１１，Ｑ１２はオフ状態にされる。したがって、書
き込み動作における相補データ線の負荷手段は、上記小
さなコンダクタンスのＭＯＳＦＥＴＱ９，Ｑ１０のみと
なる。

【００１１】この実施例では、特に制限されないが、カ
ラムスイッチを通して読み出されるメモリセルの読み出
し信号の信号振幅をメモリセルのアドレスに無関係にほ
ぼ一定にするために、上記のような負荷ＭＯＳＦＥＴＱ
９〜Ｑ１２は、相補データ線Ｄ０，Ｄ０Ｂの遠端側、言
い換えるならばら、カラムスイッチ側に接続されるデー
タ線の端に対して反対側の端ではなく、相補データ線と
カラムスイッチに近接して設けられる。具体的に説明す
るならば、上記負荷ＭＯＳＦＥＴＱ９〜Ｑ１２は、カラ
ムスイッチに最も近い位置に配置されるメモリセルとカ
ラムスイッチとの間に配置される。

【００１２】同図において、ワード線Ｗ０は、Ｘデコー
ダ回路ＸＤとワードドライバＷＤとによって選択される
が、同図では図面が複雑化されるのを防ぐために、ノア
（ＮＯＲ）ゲート回路Ｇ１によりＸデコーダＸＤとワー
ドドライバＷＤを兼ねている。このことは、他の代表と
して示されているワード線Ｗｎについても同様である。
Ｘデコーダ回路ＸＤは、相互において類似のノアゲート
回路Ｇ１，Ｇ２等により構成される。これらのノアゲー
ト回路Ｇ１，Ｇ２等の入力端子には、外部から供給され
る複数ビットからなるＸ系の外部アドレス信号ＡＸ（
ＡＸ０〜ＡＸｉ）を受けるアドレスバッファＸＢによっ
て形成された内部相補アドレス信号が所定の組合せをも
って印加される。なお、実際には、Ｘデコーダ回路ＸＤ
は、プリデコーダを設ける等して分割して構成される
が、この実施例でそれを１つのノアゲート回路により機
能的に示している。

【００１３】上記メモリアレイにおける相補データ線Ｄ
０と読み出し用の共通相補データ線ＲＣＤとの間には、
Ｐチャンネル型ＭＯＳＦＥＴＱ５かならるカラムスイッ
チが設けられる。他のデータ線Ｄ０Ｂと読み出し用の共
通相補データ線ＲＣＤＢとの間にも、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ６からなるカラムスイッチが設けられる。
上記メモリアレイにおける相補データ線Ｄ０と書き込み
用の共通相補データ線ＷＣＤとの間には、Ｎチャンネル
型ＭＯＳＦＥＴＱ７かならるカラムスイッチが設けられ
る。他のデータ線Ｄ０Ｂと書き込み用の共通相補データ
線ＷＣＤＢとの間にも、Ｎチャンネル型ＭＯＳＦＥＴＱ
８からなるカラムスイッチが設けられる。上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ７とＱ８のゲートには、カラム選
択信号Ｙ０が供給され、Ｐチャンネル型ＭＯＳＦＥＴＱ
５とＱ６のゲートには、インバータ回路Ｎ１によって反
転されたカラム選択信号Ｙ０が供給される。これによ
り、カラム選択信号Ｙ０がハイレベルの選択レベルにさ
れると、上記Ｎチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８と
Ｐチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６がオン状態にさ
れる。上記カラム選択信号Ｙ０は、上記Ｘデコーダ回路
ＸＤと類似の回路から構成されるＸデコード回路ＹＤ
（図示せず）により形成される。

【００１４】読み出し動作のときには、回路の接地電位
に対してデータ線負荷抵抗等にメモリ電流が流れること
より生じる電圧降下分が読み出し信号として出力され
る。それ故、上記のようにＰチャンネル型ＭＯＳＦＥＴ
をカラムスイッチとして用いることにより、データ線に
おけるメモリセルの読み出し信号をＭＯＳＦＥＴのしき
い値電圧によるレベル損失が生じることなく、そのまま
共通相補データ線ＣＤ，ＣＤＢ側に伝えることができ
る。また、書き込み動作においては、相補データ線Ｄ
０，Ｄ０Ｂのうち、一方を回路の接地電位のようなロウ
レベルにして、それに接続されるメモリセルの記憶ＭＯ
ＳＦＥＴをオフ状態にさせることより、他方の記憶ＭＯ
ＳＦＥＴをオン状態に切り換える。それ故、上記のよう
にＮチャンネル型ＭＯＳＦＥＴをカラムスイッチとして
用いることにより、回路の接地電位のロウレベルをその
ままデータ線に伝えることができる。

【００１５】この実施例において、読み出し用の共通相
補データ線ＲＣＤ，ＲＣＤＢには、読み出し用の共通相
補データ線に給電を行うＰチャンネル型からなる負荷Ｍ
ＯＳＦＥＴＱ１５，Ｑ１４が設けられる。これらの負荷
ＭＯＳＦＥＴＱ１５，Ｑ１４のゲートには、回路の接地
電位のようなロウレベルが定常的に供給されることによ
って抵抗素子として作用する。この負荷ＭＯＳＦＥＴＱ
１５，Ｑ１４の抵抗値は、上記データ線Ｄ０，Ｄ０Ｂに
設けられる負荷ＭＯＳＦＥＴＱ１１，Ｑ１２に対して十
分大きな抵抗値を持つように設定される。

【００１６】上記読み出し用の共通相補データ線ＲＣ
Ｄ，ＲＣＤＢは、センスアンプＳＡの入力端子に結合さ
れる。センスアンプＳＡの出力信号は、外部端子から出
力信号を送出するデータ出力回路ＯＢの入力端子に伝え
られる。上記書き込み用の共通相補データ線ＷＣＤ，Ｗ
ＣＤＢは、書き込みアンプＷＡの出力端子に結合され
る。この書き込みアンプＷＡの入力端子には、外部端子
から供給される書き込みデータを受けるデータ入力回路
ＩＢの出力信号が供給される。このように共通データ線
を読み出し用と書き込み用に分離することにより、セン
スアンプＳＡ及び書き込みアンプＷＡの動作に最適に共
通相補データ線の負荷条件を設定することができるもの
となる。そして、高速読み出し化のために読み出し用の
共通相補データ線ＲＣＤ，ＲＣＤＢ間にイコライズ用の
Ｐチャンネル型ＭＯＳＦＥＴＱ１３が設けられる。この
ＭＯＳＦＥＴＱ１３のゲートには、イコライズパルスＥ
Ｑが供給される。

【００１７】イコライズパルスＥＱは、パルス発生回路
ＥＱＧにより形成される。このパルス発生回路ＥＱＧ
は、Ｘ系のアドレス信号変化検出回路ＸＡＴＤにより形
成されたパルスＡＤＸとＹ系のアドレス信号変化検出回
路ＹＡＴＤにより形成されたパルスＡＤＹと書き込み制
御信号ＷＥとを受け、書き込み動作以外であってＸ系又
はＹ系のいずれか１ビットのアドレス信号でも変化した
とき、それに対応してイコライズパルスＥＱを発生させ
る。

【００１８】なお、この実施例のスタティック型ＲＡＭ
のメモリセルからの読し動作は、次の通りである。メモ
リセルのオン状態にされる記憶ＭＯＳＦＥＴは、定電流
源とみなすことができる。それ故、メモリセルからの読
み出しロウレベルは、負荷ＭＯＳＦＥＴＱ１１，Ｑ１２
に最も近いメモリセルＭＣｎでは、データ線負荷ＭＯＳ
ＦＥＴＱ１１，Ｑ１２の抵抗分ＲＬにメモリ電流Ｉｏが
流れることより発生する電圧降下となる。上記メモリ電
流Ｉｏは、上記抵抗ＲＬに並列形態に設けられるカラム
スイッチの抵抗分ＲＹと共通データ線負荷ＭＯＳＦＥＴ
Ｑ１３，Ｑ１４の抵抗分ＲＰにも分流して流れるが、こ
れらの抵抗ＲＹ及びＲＰの直列合成抵抗は、上記抵抗Ｒ
Ｌに比べて十分大きいから実質的に無視できる。これに
対して、上記負荷ＭＯＳＦＥＴからもっとも遠い位置に
配置されるメモリセルＭＣ０では、上記抵抗ＲＬとデー
タ線の抵抗分ＲＤにメモリ電流Ｉｏが流れることにな
る。それ故、メモリセルの入出力ノードでは、上記抵抗
ＲＬ＋ＲＤによる大きな信号振幅にされるが、カラムス
イッチ側では上記同様に抵抗ＲＬにメモリ電流Ｉｏが流
れることにより発生する電圧降下分のみとなる。それ
故、読み出し用の共通相補データ線ＲＣＤ，ＲＣＤＢを
通してセンスアンプＳＡの入力に伝えられるメモリセル
の読み出し信号は、Ｘ系のアドレスに無関係にほぼ一定
にできる。

【００１９】図１には、この発明に係るレベル変換機能
を持つ入力バッファの一実施例の回路図が示されてい
る。同図の各回路素子に付された回路記号は、図３のも
のと一部重複しているが、それぞれは別個の回路機能を
持つものであると理解されたい。このことは、後に説明
する図２においても同様である。外部から供給されるＥ
ＣＬレベルのアドレス信号Ａｉは、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ１のゲートに供給される。このＭＯＳＦＥＴ
Ｑ１のソースと回路の接地電位点との間には、ダイオー
ド形態に接続されたトランジスタＴ１がレベルシフト手
段として設けられる。上記アドレス信号Ａｉは、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ２のソースに供給される。この
ＭＯＳＦＥＴＱ２のゲートには、所定の基準電圧ＶＢが
供給される。この基準電圧ＶＢは、入力信号Ａｉが−
０．９ＶのようなハイレベルのときにＭＯＳＦＥＴＱ２
がオン状態になり、−１．７Ｖのようなロウレベルのと
きにはオフ状態になるような電圧、例えば−２Ｖのよう
な電圧が供給される。なお、ＭＯＳＦＥＴＱ１，Ｑ２の
しきい値電圧は約０．６Ｖ程度に設定される。この構成
では、上記トランジスタＴ１のベース，エミッタ間電圧
ＶBEが約０．７Ｖ程度であるので、入力ロジックスレッ
ショルド電圧をＥＣＬレベルに対応して約−１．３Ｖ程
度に設定することができる。

【００２０】上記ＭＯＳＦＥＴＱ２のドレインと電源電
圧ＶＥＥとの間には、ゲートとドレインが接続されるこ
とにより等価的に抵抗素子として作用するＮチャンネル
型ＭＯＳＦＥＴＱ３が負荷として設けられる。上記ＭＯ
ＳＦＥＴＱ２のドレイン出力は、上記ＭＯＳＦＥＴＱ１
と直列形態に接続されたＮチャンネル型ＭＯＳＦＥＴＱ
４のゲートに供給される。このＭＯＳＦＥＴＱ１とＱ４
の共通化されたドレインからレベル変換された出力信号
が形成される。このレベル変換された出力信号ａｉＢ
は、上記外部から供給された入力信号Ａｉとは逆相の内
部信号であり、上記入力信号Ａｉと同相の内部アドレス
信号ａｉを形成するためにＣＭＯＳインバータ回路Ｎ１
が設けられる。

【００２１】この実施例の動作は、次の通りである。入
力信号Ａｉが約−０．９Ｖのようなハイレベルのとき、
ＭＯＳＦＥＴＱ１のソースとゲート間には−（０．９−
０．７）のようにしきい値電圧（０．６Ｖ）以下の電圧
（−０．２Ｖ）しか印加されない。これによりＭＯＳＦ
ＥＴＱ１はオフ状態にされる。これに対してＭＯＳＦＥ
ＴＱ２のソースとゲート間には、−（２．０−０．９）
のような大きな電圧（−１．１Ｖ）が供給される。これ
によりＭＯＳＦＥＴＱ２はオン状態となり、そのドレイ
ンから上記入力信号Ａｉのハイレベルに対応したハイレ
ベルの出力信号を出力する。これにより、ＭＯＳＦＥＴ
Ｑ４がオン状態となり、出力信号ａｉＢは電源電圧ＶＥ
Ｅに対応したロウレベルにされる。

【００２２】入力信号Ａｉが約−１．７Ｖのようなロウ
レベルのとき、ＭＯＳＦＥＴＱ１のソースとゲート間に
は−（１．７−０．７）のようにしきい値電圧（０．６
Ｖ）以上の大きな電圧（−１．０Ｖ）が印加される。こ
れによりＭＯＳＦＥＴＱ１はオン状態にされる。これに
対してＭＯＳＦＥＴＱ２のソースとゲート間には、−
（２．０−１．７）のような小さな電圧（−０．３Ｖ）
しか印加されない。これによりＭＯＳＦＥＴＱ２はオフ
状態となり、そのドレインから負荷ＭＯＳＦＥＴＱ３を
通して電源電圧ＶＥＥのようなロウレベルの出力信号を
出力することになる。これにより、ＭＯＳＦＥＴＱ４が
オフ状態となり、出力信号ａｉＢはレベルシフトされた
回路の接地電位に対応したハイレベルにされる。上記内
部アドレス信号ａｉＢと逆相の内部アドレス信号ａｉ
は、上記のような信号ａｉＢを受けるＣＭＯＳインバー
タ回路Ｎ１により位相反転されて形成される。

【００２３】この構成では、上記のような簡単な回路に
よりレベル変換機能を持つ入力バッファが構成でき、Ｍ
ＯＳＦＥＴＱ１とＱ２及びＱ１とＱ４は相補的に動作す
ること、ＭＯＳＦＥＴＱ２がオン状態のときのみ入力端
子と電源電圧ＶＥＥとの間で小さな直流電流しか流れな
いから低消費電力となる。そして、ＭＯＳＦＥＴＱ１〜
Ｑ４のような少ない素子による信号経路によりレベル変
換動作が行われるから信号伝達を高速にできるものとな
る。

【００２４】図２には、この発明に係るレベル変換機能
を持つ入力バッファの他の一実施例の回路図が示されて
いる。スタティック型ＲＡＭにおけるアドレスバッファ
は、アドレスデコーダを構成する多数の論理ゲートを負
荷として駆動する。このため、アドレスバッファは、比
較的大きな容量性負荷を高速に駆動する必要がある。そ
こで、この実施例では出力部にバイポーラ型トランジス
タを用いたドライバを設ける。すなわち、上記ＣＭＯＳ
インバータ回路Ｎ１の出力信号は、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ５とＮチャンネル型ＭＯＳＦＥＴＱ６のゲー
トに供給される。上記ＭＯＳＦＥＴＱ５のドレイン出力
は、トランジスタＴ２のベースに供給される。ＭＯＳＦ
ＥＴＱ６のソース出力は上記トランジスタＴ２とトーテ
ンポール型プッシュプル形態にされるトランジスタＴ３
のベースに供給される。そして、ＭＯＳＦＥＴＱ５のド
レインとＭＯＳＦＥＴＱ６のドレイン、及びＭＯＳＦＥ
ＴＱ６のソースと電源電圧ＶＥＥとの間にはインピーダ
ンス手段として抵抗Ｒ１，Ｒ２が挿入さされる。ＭＯＳ
ＦＥＴＱ６のドレインはトランジスタＴ２，Ｔ３の出力
点に接続される。

【００２５】このようなＢｉ−ＣＭＯＳ回路では、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ５を完全にオフ状態にするた
め、入力信号のハイレベルは回路の接地電位のようなハ
イレベルにする必要がある。それ故、上記ＭＯＳＦＥＴ
Ｑ１，Ｑ４により形成されたレベル変換出力信号により
直接的にＢｉ−ＣＭＯＳ構成のドライバＤＶが駆動され
るのではなく、レベル増幅と位相反転用のＣＭＯＳイン
バータ回路Ｎ２及びＮ３を介して上記Ｂｉ−ＣＭＯＳ構
成のドライバＤＶが駆動されることにより内部アドレス
信号ａｉが形成される。この実施例では、上記のように
出力部がバイポーラ型トランジスタにより構成されてい
るから、多数のＣＭＯＳ論理ゲート回路からなるデコー
ダを高速に駆動することができ、入力バッファの高速化
と相俟ってＲＡＭの高速化が可能になる。

【００２６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 第１のＭＯＳＦＥＴのゲートにＥＣＬレベルの
入力信号を供給し、ソースにレベルシフトされた回路の
接地電位を供給し、第２のＭＯＳＦＥＴのソースに上記
入力信号を供給し、ゲートに所定の基準電圧を供給し、
この第２のＭＯＳＦＥＴのドレインに負荷手段を接続し
て入力と同相の増幅出力を形成して第１のＭＯＳＦＥＴ
と直列形態に接続され上記第１のＭＯＳＦＥＴとは逆導
電型にされた第３のＭＯＳＦＥＴを駆動して、これら第
１と第３のＭＯＳＦＥＴの接続点からレベルに変換され
た内部信号を形成する。この構成では、実質的には１段
の回路でレベル変換動作が行われるから少ない素子数に
より低消費電力で高速のレベル変換機能を持つ入力バッ
ファを得ることができるという効果が得られる。 （２） 上記レベル変換回路の出力部にＢｉ−ＣＭＯＳ
構造のドライバを設けることにより、大きな容量性負荷
も高速に駆動することができるという効果が得られる。

【００２７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、ＭＯＳＦＥＴＱ３は他の抵抗手段に置き換え
るものであってもよい。図３において、共通相補データ
線は読み出し用と書き込み用を共通化するものであって
もよい。相補データ線の負荷はカラムスイッチの反対側
に設ける構成としてもよい。共通データ線又は共通相補
データ線には書き込み動作後の高速読み出しを行うため
に、ライトリカバリ回路のような付加回路を設けるもの
としてもよい。この発明に係る入力バッファは、前記実
施例のようなスタティック型ＲＡＭの他、ＥＣＬ互換性
を持ち内部がＣＭＯＳレベルで動作するゲートアレイ等
各種半導体集積回路装置に広く利用できる。

【００２８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１のＭＯＳＦＥＴのゲー
トにＥＣＬレベルの入力信号を供給し、ソースにレベル
シフトされた回路の接地電位を供給し、第２のＭＯＳＦ
ＥＴのソースに上記入力信号を供給し、ゲートに所定の
基準電圧を供給し、この第２のＭＯＳＦＥＴのドレイン
に負荷手段を接続して入力と同相の増幅出力を形成して
第１のＭＯＳＦＥＴと直列形態に接続され上記第１のＭ
ＯＳＦＥＴとは逆導電型にされた第３のＭＯＳＦＥＴを
駆動して、これら第１と第３のＭＯＳＦＥＴの接続点か
らレベルに変換された内部信号を形成することにより、
実質的には１段の回路でＥＣＬレベルからＣＭＯＳレベ
ルへのレベル変換動作が行われるから少ない素子数によ
り低消費電力で高速のレベル変換機能を持つ入力バッフ
ァを得ることができる。

【図面の簡単な説明】

【図１】この発明に係る入力バッファの一実施例を示す
回路図である。

【図２】この発明に係る入力バッファの他の一実施例を
示す回路図である。

【図３】この発明が適用されるスタティック型ＲＡＭの
メモリアレイ部とその周辺回路の一実施例を示す具体的
回路図である。

【図４】従来の入力バッファの一例を示す回路図であ
る。

【符号の説明】

Ｎ１〜Ｎ３…ＣＭＯＳインバータ回路、ＤＶ…Ｂｉ−Ｃ
ＭＯＳ構成のドライバ、Ｑ１〜Ｑ１５…ＭＯＳＦＥＴ、
Ｔ１〜Ｔ３…トランジスタ、ＸＢ…Ｘ系アドレスバッフ
ァ、ＸＤ…Ｘ系デコーダ回路、ＳＡ…センスアンプ、Ｏ
Ｂ…データ出力回路、ＩＢ…データ入力回路、ＷＡ…書
き込みアンプ、ＭＣ…メモリセル、Ｗ０，Ｗｎ…ワード
線、Ｄ０，Ｄ０Ｂ…相補データ線、ＲＣＤ，ＲＣＤＢ…
読み出し用共通相補データ線、ＷＣＤ，ＷＣＤＢ…書き
込み用共通相補データ線。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＥＣＬレベルの入力信号がゲートに供給
   され、ソースにレベルシフトされた回路の接地電位が供
   給された第１のＭＯＳＦＥＴと、上記入力信号がソース
   に供給され、ゲートに所定の基準電圧が供給された第２
   のＭＯＳＦＥＴと、この第２のＭＯＳＦＥＴのドレイン
   に設けられた負荷手段と、上記第１のＭＯＳＦＥＴと直
   列形態に接続され、上記第１のＭＯＳＦＥＴとは逆導電
   型にされた第３のＭＯＳＦＥＴと、上記第１と第３のＭ
   ＯＳＦＥＴの接続点からレベルに変換された内部信号を
   形成する入力バッファを備えてなることを特徴とする半
   導体集積回路装置。
2. 【請求項２】 上記第１のＭＯＳＦＥＴのソースにはダ
   イオード又はダイオード形態に接続されたトランジスタ
   がレベルシフト手段として接続され、第１と第２のＭＯ
   ＳＦＥＴはＰチャンネル型ＭＯＳＦＥＴにより構成さ
   れ、第３のＭＯＳＦＥＴはＮチャンネル型ＭＯＳＦＥＴ
   により構成され、負荷手段は抵抗手段として動作させら
   れるＮチャンネル型ＭＯＳＦＥＴにより構成されるもの
   であることを特徴とする請求項１の半導体集積回路装
   置。
3. 【請求項３】 上記入力バッファは、入出力インターフ
   ェイスがＥＣＬ互換性を持ち、内部回路がＣＭＯＳレベ
   ルで動作させられるＢｉ−ＣＭＯＳ構成のスタティック
   型ＲＡＭに用いられるものであることを特徴とする請求
   項１又は請求項２の半導体集積回路装置。