JPH05173665A - ノイズ除去回路 - Google Patents

Abstract

(57)【要約】 【目的】 低速と高速の２つのクロック信号を使用する
マイクロコンピュータにおいて、低速クロック信号にの
るノイズを、従来のノイズ除去回路より正確に、又信号
自体に遅れが生じないように取り除くことが可能なノイ
ズ除去回路を提供する。 【構成】 低速のクロック信号を入力するラッチ部１０
２と、このラッチ部１０２が低速のクロック信号を入力
することを許可又は禁止するラッチ制御部１０６と、ラ
ッチ部１０２が低速のクロック信号を入力してからの経
過時間を高速のクロック信号を用いて計り所定時間経過
後にラッチ制御部１０６に対してパルス信号を発生する
タイミング信号発生部１０５とを有し、低速のクロック
信号が反転すべきときだけ低速のクロック信号の反転を
ラッチ制御部１０６が許可する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低速と高速の２つのク
ロック信号を使用するマイクロコンピュータのノイズ除
去回路に関し、特に低速クロック信号の入力部のノイズ
除去回路に関する。

【０００２】

【従来の技術】従来のノイズ除去回路は、図６に示すよ
うに一定パルス幅除去部６０７を有している。高速のク
ロック信号と低速のクロック信号を入力としてもつマイ
クロコンピュータにおいて、低速クロック信号６０１
は、高速動作している他の部分からのノイズを受け易
い。そこで、図６に示すような一定パルス幅除去回路６
０７を設けて、一定パルス幅未満の信号を除去してい
る。一定パルス幅除去回路６０７の一例として、図７に
示すような回路がある。図７に示す一定パルス幅除去回
路では、図８に示すタイミングチャートのように遅延回
路７０８の遅延時間未満のパルス幅をもつワンショット
パルスのノイズを除去することができる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来のノイズ除去回路では、一定パルス幅除去回路によっ
て構成されているため、図８に示すタイミングチャート
のように入力に繰り返しのノイズが入力された場合は、
各パルスが遅延回路の遅延時間より短い場合でもノイズ
除去回路の出力にノイズが出てしまう。この対策とし
て、遅延回路の遅延時間を大きくとっておくという方法
があるが、この方法を用いると、低速のクロック信号自
体もノイズ除去回路によって大きく遅延されるという問
題点がある。本発明はかかる問題点に鑑みてなされたも
のであって、低速と高速の２つのクロック信号を使用す
るマイクロコンピュータにおいて、低速クロック信号に
のるノイズを、従来のノイズ除去回路より正確に、又信
号自体に遅れが生じないように取り除くことができるノ
イズ除去回路を提供することを目的とする。

【０００４】

【課題を解決するための手段】本発明に係るノイズ除去
回路は、高速のクロック信号と低速のクロック信号とを
使用するマイクロコンピュータにおいて、低速のクロッ
ク信号を入力しこの低速のクロック信号を保持及び出力
するラッチ部と、このラッチ部が低速のクロック信号を
入力することを許可又は禁止するラッチ制御部と、前記
ラッチ部が低速のクロック信号を入力した後の経過時間
を前記高速のクロック信号を用いて計数し前記ラッチ制
御部に対して所定時間経過後に信号を出力するタイミン
グ信号発生部とを有することを特徴とする。

【０００５】

【作用】本発明に係るノイズ除去回路においては、高速
のクロック信号と低速のクロック信号とを入力信号とし
て、ラッチ部において低速のクロック信号が変化すべき
タイミングのみその低速のクロック信号を取り込み、そ
の他のタイミングでは、タイミング信号発生部及びラッ
チ制御部によりそれまでの低速のクロック信号を保持し
続ける。このため、低速のクロック信号に連続したノイ
ズがのった場合でも確実にノイズを除去することができ
る。また、所定のパルス幅未満の信号を除去する回路を
組合せることにより、パルス幅の広いノイズを除去する
場合に、低速のクロック信号自体の遅れを極めて小さく
抑えてそのパルス幅の広いノイズを除去することができ
る。

【０００６】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【０００７】図１は、本発明の第１の実施例に係るノイ
ズ除去回路を示すブロック図である。図１において、ラ
ッチ部１０２は、低速クロック信号１０１を入力し、こ
の入力している低速クロック信号１０１が一度反転する
と一定期間信号を入力しないようにラッチ制御部１０６
によって制御されている。ラッチ部１０２が信号を入力
することを禁止する期間は、高速クロック信号１０４を
入力とするタイミング信号発生部１０５の出力によって
規定される。

【０００８】次に、上述の如く構成された本発明の第１
の実施例に係るノイズ除去回路の動作について説明す
る。図２は、本発明の第１の実施例に係るノイズ除去回
路を示す回路図である。図３は、図２に示す本発明の第
１の実施例に係るノイズ除去回路の主要部分の動作を示
すタイミングチャートである。カウンタブロック２１４
は、カウンタリセット信号３１６がインアクティブなっ
てから一定時間経過後に、ラッチ制御部２０６における
ＮＯＲゲート２１５の入力端子の片方にハイレベルのパ
ルスを出力する。その後、低速クロック信号２０１の反
転に同期してラッチ２０２からの出力信号２０３が反転
すると、この出力信号２０３の変化をワンショットパル
スブロック２２０が検出してワンショットパルス出力３
２０を出力する。このワンショットパルス出力３２０に
より、カウンタブロック２１４のカウンタリセット信号
３１６とラッチ２０２のラッチ制御クロック３１９とが
インアクティブになる。

【０００９】カウンタブロック２１４のカウンタリセッ
ト信号３１６がインアクティブになった時点から、タイ
ミング信号発生部出力３０５がハイレベルになるまでの
時間を、低速クロック信号２０１の１／２周期よりやや
短い時間になるようにカウンタブロック２１４を構成し
ておくことにより、ラッチ２０２は、低速クロック信号
２０１が入力されるべきタイミングだけ信号を入力する
という動作をすることになる。

【００１０】従って、図２に示す本発明の第１の実施例
に係るノイズ除去回路では、図３に示すようにノイズの
ある低速クロック信号２０１を入力としても出力信号２
０３は、ノイズの無い出力信号となる。

【００１１】次に、本発明の第２の実施例について説明
する。図４は、本発明の第２の実施例に係るノイズ除去
回路を示す回路図である。本発明の第２の実施例に係る
ノイズ除去回路は、図２に示す本発明の第１の実施例に
係るノイズ除去回路において、低速クロック信号４０１
とラッチ４０２の間に一定パルス幅除去部４０７が挿入
されているものである。

【００１２】次に、上述の如く構成された本発明の第２
の実施例に係るノイズ除去回路の動作について説明す
る。図５は、図４に示す本発明の第２の実施例に係るノ
イズ除去回路の主要部分の動作を示すタイミングチャー
トである。図４に示すノイズ除去回路の出力信号４０３
が反転してから一定時間経過後にタイミング信号発生部
４０５は、タイミング信号発生部出力５０５を出力する
が、この一定期間は、図４に示すノイズ除去回路の低速
クロック信号４０１の周期の変動等を考慮して、低速ク
ロック信号４０１の１／２周期よりやや短くする必要が
ある。従って、図５に示す”Ｔａ”のような期間が生じ
る。この”Ｔａ”の期間内に図５に示す”Ａ”のような
ノイズのパルスがラッチ４０２に入力されると、このノ
イズのパルスによってノイズ除去回路の出力信号４０３
は反転してしまうため、ノイズ除去回路の出力信号４０
３のデューティーに誤差が生じ易くなる。しかし、図４
に示す本発明の第２の実施例に係るノイズ除去回路で
は、ラッチ４０２の前段に一定パルス幅除去部４０７が
存在するため、図５に示す”Ａ”のようなノイズのパル
スはラッチ４０２ まで伝搬することがない。

【００１３】従って、本発明の第２の実施例に係るノイ
ズ除去回路は、本発明の第１の実施例に係るノイズ除去
回路に一定パルス幅除去部４０７を組合せているため、
本来の入力信号である低速クロック信号４０１に対して
より正確にノイズの影響を除去することができる。

【００１４】

【発明の効果】以上説明したように本発明に係るノイズ
除去回路によれば、低速と高速の２つのクロック信号を
使用するマイクロコンピュータにおいて、低速クロック
信号が変化すべきタイミングのみその低速クロック信号
を取り込み、その他のタイミングではそれまでの低速ク
ロック信号を保持し続けるという動作を実現しているの
で、低速クロック信号に連続したノイズがのった場合で
も確実にノイズを除去することができる。さらに、一定
パルス幅除去部により、パルス幅の広いノイズを除去す
る場合でも低速クロック信号自体の遅れを極めて小さく
抑えてそのパルス幅の広いノイズを除去することが可能
となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るノイズ除去回路を
示すブロック図である。

【図２】本発明の第１の実施例に係るノイズ除去回路を
示す回路図である。

【図３】図２に示す本発明の第１の実施例に係るノイズ
除去回路の主要部分の動作を示すタイミングチャートで
ある。

【図４】本発明の第２の実施例に係るノイズ除去回路を
示す回路図である。

【図５】図４に示す本発明の第２の実施例に係るノイズ
除去回路の主要部分の動作を示すタイミングチャートで
ある。

【図６】従来のノイズ除去回路の一例を示すブロック図
である。

【図７】従来のノイズ除去回路の一例を示す回路図であ
る。

【図８】図７に示す従来のノイズ除去回路の主要部分の
動作を示すタイミングチャートである。

【符号の説明】

１０１，２０１，４０１，６０１；低速クロック信号 １０２；ラッチ部 １０４，２０４，４０４；高速クロック信号 １０５，２０５，４０５；タイミング信号発生部 １０６，２０６，４０６；ラッチ制御部 ２０２，４０２；ラッチ ４０７，６０７；一定パルス幅除去部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 高速のクロック信号と低速のクロック信
   号とを使用するマイクロコンピュータにおいて、低速の
   クロック信号を入力しこの低速のクロック信号を保持及
   び出力するラッチ部と、このラッチ部が低速のクロック
   信号を入力することを許可又は禁止するラッチ制御部
   と、前記ラッチ部が低速のクロック信号を入力した後の
   経過時間を前記高速のクロック信号を用いて計数し前記
   ラッチ制御部に対して所定時間経過後に信号を出力する
   タイミング信号発生部とを有することを特徴とするノイ
   ズ除去回路。
2. 【請求項２】 前記低速のクロック信号の入力部におい
   て、入力した低速のクロック信号における所定のパルス
   幅未満の信号を除去する手段を有することを特徴とする
   請求項１に記載のノイズ除去回路。