JPH11144468A - アドレス遷移検出回路 - Google Patents
アドレス遷移検出回路Info
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- JPH11144468A JPH11144468A JP9306912A JP30691297A JPH11144468A JP H11144468 A JPH11144468 A JP H11144468A JP 9306912 A JP9306912 A JP 9306912A JP 30691297 A JP30691297 A JP 30691297A JP H11144468 A JPH11144468 A JP H11144468A
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Abstract
(57)【要約】
【課題】アドレス信号として、短いパルス幅を持つパル
スが入力された場合であっても、メモリの誤動作を防止
することができるアドレス遷移検出回路を提供するこ
と。 【解決手段】各々のアドレス信号に１対１に対応して設
けられる第１の検出回路によって、各々のアドレス信号
の遷移を検出して所定のパルス幅を持つパルスを出力
し、論理和回路によって、全ての第１の検出回路から出
力されるパルスの論理和を算出し、第２の検出回路によ
って、論理和回路の出力信号の遷移を検出して第１の検
出回路から出力されるパルスのパルス幅以上のパルス幅
を持つパルスを出力するようにしたことにより、上記課
題を解決する。
スが入力された場合であっても、メモリの誤動作を防止
することができるアドレス遷移検出回路を提供するこ
と。 【解決手段】各々のアドレス信号に１対１に対応して設
けられる第１の検出回路によって、各々のアドレス信号
の遷移を検出して所定のパルス幅を持つパルスを出力
し、論理和回路によって、全ての第１の検出回路から出
力されるパルスの論理和を算出し、第２の検出回路によ
って、論理和回路の出力信号の遷移を検出して第１の検
出回路から出力されるパルスのパルス幅以上のパルス幅
を持つパルスを出力するようにしたことにより、上記課
題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリに入力され
るアドレス信号の遷移を検出するアドレス遷移検出回路
に関するものである。
るアドレス信号の遷移を検出するアドレス遷移検出回路
に関するものである。
【０００２】
【従来の技術】アドレス遷移検出回路（以下、ＡＴＤ回
路という）は、メモリに入力されるアドレス信号の遷移
を検出して、所定のパルス幅を持つパルスを発生するも
のである。このＡＴＤ回路は、例えばアドレス信号の遷
移が検出されてから、ＡＴＤ回路によって発生されるパ
ルスのパルス幅に応じて、所定の一定時間だけメモリに
電力を供給するように制御することにより、メモリの消
費電力を削減する等の用途に用いられている。
路という）は、メモリに入力されるアドレス信号の遷移
を検出して、所定のパルス幅を持つパルスを発生するも
のである。このＡＴＤ回路は、例えばアドレス信号の遷
移が検出されてから、ＡＴＤ回路によって発生されるパ
ルスのパルス幅に応じて、所定の一定時間だけメモリに
電力を供給するように制御することにより、メモリの消
費電力を削減する等の用途に用いられている。
【０００３】以下、従来のＡＴＤ回路およびその問題点
について説明する。図３は、従来のＡＴＤ回路の一例の
構成回路図である。同図に示すように、従来のＡＴＤ回
路２０は、各々のアドレス信号に１対１に対応して設け
られ、各々のアドレス信号の遷移を検出する検出回路１
２、および、これら全ての検出回路１２の出力信号の論
理和を算出する、すなわち、アドレス信号全体としての
遷移を検出するＯＲゲート１４を有する。
について説明する。図３は、従来のＡＴＤ回路の一例の
構成回路図である。同図に示すように、従来のＡＴＤ回
路２０は、各々のアドレス信号に１対１に対応して設け
られ、各々のアドレス信号の遷移を検出する検出回路１
２、および、これら全ての検出回路１２の出力信号の論
理和を算出する、すなわち、アドレス信号全体としての
遷移を検出するＯＲゲート１４を有する。
【０００４】図示例のＡＴＤ回路２０において、検出回
路１２は、遅延回路１６およびＥＸＯＲゲート１８を有
する。アドレス信号Ａは、遅延回路１６およびＥＸＯＲ
ゲート１８の一方の入力端子に入力され、ＥＸＯＲゲー
ト１８の他方の入力端子には、遅延回路１６の出力信号
Ｂが入力されている。また、検出回路１２の出力信号は
全てＯＲゲート１４に入力され、ＯＲゲート１４の出力
信号は、このＡＴＤ回路２０の出力信号Ｃとして出力さ
れている。
路１２は、遅延回路１６およびＥＸＯＲゲート１８を有
する。アドレス信号Ａは、遅延回路１６およびＥＸＯＲ
ゲート１８の一方の入力端子に入力され、ＥＸＯＲゲー
ト１８の他方の入力端子には、遅延回路１６の出力信号
Ｂが入力されている。また、検出回路１２の出力信号は
全てＯＲゲート１４に入力され、ＯＲゲート１４の出力
信号は、このＡＴＤ回路２０の出力信号Ｃとして出力さ
れている。
【０００５】ここで、図４に、ＡＴＤ回路の動作を表す
一例のタイミングチャートを示す。同図（ａ）は通常動
作、例えばアドレス信号Ａがローレベルからハイレベル
に遷移した場合、同図（ｂ）は異常動作、例えばグリッ
チのように、アドレス信号Ａとして、遅延回路１６の遅
延時間以下のパルス幅を持つハイレベルのパルスが入力
された場合の、アドレス信号Ａ、遅延回路１６の出力信
号ＢおよびこのＡＴＤ回路２０の出力信号Ｃの波形を示
すものである。
一例のタイミングチャートを示す。同図（ａ）は通常動
作、例えばアドレス信号Ａがローレベルからハイレベル
に遷移した場合、同図（ｂ）は異常動作、例えばグリッ
チのように、アドレス信号Ａとして、遅延回路１６の遅
延時間以下のパルス幅を持つハイレベルのパルスが入力
された場合の、アドレス信号Ａ、遅延回路１６の出力信
号ＢおよびこのＡＴＤ回路２０の出力信号Ｃの波形を示
すものである。
【０００６】まず、図４（ａ）に示すように、ＡＴＤ回
路２０の通常動作の場合、アドレス信号Ａは、遅延回路
１６によって所定の一定時間遅延され、ＥＸＯＲゲート
１８によって、アドレス信号Ａと遅延回路１６の出力信
号Ｂとの不一致が検出される。ＥＸＯＲゲート１８から
は、遅延回路１６の遅延時間に相当するパルス幅を持つ
ハイレベルのパルスが出力され、この出力信号は、ＯＲ
ゲート１４を介して、このＡＴＤ回路２０の出力信号Ｃ
として出力される。
路２０の通常動作の場合、アドレス信号Ａは、遅延回路
１６によって所定の一定時間遅延され、ＥＸＯＲゲート
１８によって、アドレス信号Ａと遅延回路１６の出力信
号Ｂとの不一致が検出される。ＥＸＯＲゲート１８から
は、遅延回路１６の遅延時間に相当するパルス幅を持つ
ハイレベルのパルスが出力され、この出力信号は、ＯＲ
ゲート１４を介して、このＡＴＤ回路２０の出力信号Ｃ
として出力される。
【０００７】これに対して、異常動作の場合、すなわ
ち、アドレス信号Ａとして、遅延回路１６の遅延時間以
下のパルス幅を持つパルスが入力された場合、図４
（ｂ）に示すように、アドレス信号Ａおよび遅延回路１
６の出力信号Ｂは、各々ハイレベルが重なり合うことが
なく、ＯＲゲート１４からは、遅延回路１６の遅延時間
に相当する時間間隔離れて、入力されたパルスのパルス
幅に等しいパルス幅を持つ２つのハイレベルの連続的し
たパルスが出力される。
ち、アドレス信号Ａとして、遅延回路１６の遅延時間以
下のパルス幅を持つパルスが入力された場合、図４
（ｂ）に示すように、アドレス信号Ａおよび遅延回路１
６の出力信号Ｂは、各々ハイレベルが重なり合うことが
なく、ＯＲゲート１４からは、遅延回路１６の遅延時間
に相当する時間間隔離れて、入力されたパルスのパルス
幅に等しいパルス幅を持つ２つのハイレベルの連続的し
たパルスが出力される。
【０００８】このように、従来のＡＴＤ回路２０におい
ては、例えばグリッチのように、アドレス信号として、
遅延回路１６の遅延時間以下のパルス幅を持つ短いパル
スが入力された場合、パルス幅の短い不完全なパルスが
出力されてしまう。このため、従来のＡＴＤ回路２０を
用いるメモリにおいては、メモリへのアクセスが終了す
る前にメモリに対して電源が供給されなくなり、メモリ
が誤動作する場合があるという問題点があった。
ては、例えばグリッチのように、アドレス信号として、
遅延回路１６の遅延時間以下のパルス幅を持つ短いパル
スが入力された場合、パルス幅の短い不完全なパルスが
出力されてしまう。このため、従来のＡＴＤ回路２０を
用いるメモリにおいては、メモリへのアクセスが終了す
る前にメモリに対して電源が供給されなくなり、メモリ
が誤動作する場合があるという問題点があった。
【０００９】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、アドレス信号と
して、短いパルス幅を持つパルスが入力された場合であ
っても、メモリの誤動作を防止することができるアドレ
ス遷移検出回路を提供することにある。
従来技術に基づく問題点をかえりみて、アドレス信号と
して、短いパルス幅を持つパルスが入力された場合であ
っても、メモリの誤動作を防止することができるアドレ
ス遷移検出回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、各々のアドレス信号に１対１に対応して
設けられ、前記各々のアドレス信号の遷移を検出して所
定のパルス幅を持つパルスを出力する第１の検出回路
と、これら全ての第１の検出回路から出力されるパルス
の論理和を算出する論理和回路と、この論理和回路の出
力信号の遷移を検出して前記第１の検出回路から出力さ
れるパルスのパルス幅以上のパルス幅を持つパルスを出
力する第２の検出回路とを有することを特徴とするアド
レス遷移検出回路を提供するものである。
に、本発明は、各々のアドレス信号に１対１に対応して
設けられ、前記各々のアドレス信号の遷移を検出して所
定のパルス幅を持つパルスを出力する第１の検出回路
と、これら全ての第１の検出回路から出力されるパルス
の論理和を算出する論理和回路と、この論理和回路の出
力信号の遷移を検出して前記第１の検出回路から出力さ
れるパルスのパルス幅以上のパルス幅を持つパルスを出
力する第２の検出回路とを有することを特徴とするアド
レス遷移検出回路を提供するものである。
【００１１】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のアドレス遷移検出回路を詳細
に説明する。図１は、本発明のアドレス遷移検出回路の
一実施例の構成回路図である。図示例のアドレス遷移検
出回路（以下、ＡＴＤ回路という）１０は、アドレス信
号の遷移を検出して所定のパルス幅を持つパルスを出力
するもので、基本的に、検出回路１２ａ、ＯＲゲート１
４および検出回路１２ｂを有する。
施例に基づいて、本発明のアドレス遷移検出回路を詳細
に説明する。図１は、本発明のアドレス遷移検出回路の
一実施例の構成回路図である。図示例のアドレス遷移検
出回路（以下、ＡＴＤ回路という）１０は、アドレス信
号の遷移を検出して所定のパルス幅を持つパルスを出力
するもので、基本的に、検出回路１２ａ、ＯＲゲート１
４および検出回路１２ｂを有する。
【００１２】ＡＴＤ回路１０において、検出回路１２ａ
は、各々のアドレス信号の遷移を検出して所定のパルス
幅を持つパルスを出力するもので、各々のアドレス信号
に１対１に対応して設けられている。各々の検出回路１
２ａは、遅延回路１６およびＥＸＯＲゲート１８を有す
る。各々のアドレス信号Ａは、遅延回路１６およびＥＸ
ＯＲゲート１８の一方の入力端子に入力され、ＥＸＯＲ
ゲート１８の他方の入力端子には、遅延回路１６の出力
信号Ｂが入力される。
は、各々のアドレス信号の遷移を検出して所定のパルス
幅を持つパルスを出力するもので、各々のアドレス信号
に１対１に対応して設けられている。各々の検出回路１
２ａは、遅延回路１６およびＥＸＯＲゲート１８を有す
る。各々のアドレス信号Ａは、遅延回路１６およびＥＸ
ＯＲゲート１８の一方の入力端子に入力され、ＥＸＯＲ
ゲート１８の他方の入力端子には、遅延回路１６の出力
信号Ｂが入力される。
【００１３】遅延回路１６は、アドレス信号を所定の一
定時間遅延し、ＥＸＯＲゲート１８は、アドレス信号Ａ
と遅延回路１６の出力信号Ｂとの不一致を検出する。す
なわち、検出回路１２ａでは、アドレス信号Ａの遷移が
検出されない場合、ＥＸＯＲゲート１８の出力信号はロ
ーレベルに保持され、これに対して、アドレス信号Ａの
遷移が検出された場合、ＥＸＯＲゲート１８からは、遅
延回路１６の遅延時間に相当するハイレベルのパルスが
出力される。
定時間遅延し、ＥＸＯＲゲート１８は、アドレス信号Ａ
と遅延回路１６の出力信号Ｂとの不一致を検出する。す
なわち、検出回路１２ａでは、アドレス信号Ａの遷移が
検出されない場合、ＥＸＯＲゲート１８の出力信号はロ
ーレベルに保持され、これに対して、アドレス信号Ａの
遷移が検出された場合、ＥＸＯＲゲート１８からは、遅
延回路１６の遅延時間に相当するハイレベルのパルスが
出力される。
【００１４】検出回路１２ａの出力信号は全てＯＲゲー
ト１４に入力され、ＯＲゲート１４の出力信号Ｃは検出
回路１２ｂに入力される。ＯＲゲート１４は、全ての検
出回路１２ａの出力信号の論理和を算出する。すなわ
ち、検出回路１２ａによって、少なくとも１つのアドレ
ス信号の遷移が検出された場合、ＯＲゲート１４から
は、遅延回路１６の遅延時間に相当するパルス幅を持つ
ハイレベルのパルスが出力される。
ト１４に入力され、ＯＲゲート１４の出力信号Ｃは検出
回路１２ｂに入力される。ＯＲゲート１４は、全ての検
出回路１２ａの出力信号の論理和を算出する。すなわ
ち、検出回路１２ａによって、少なくとも１つのアドレ
ス信号の遷移が検出された場合、ＯＲゲート１４から
は、遅延回路１６の遅延時間に相当するパルス幅を持つ
ハイレベルのパルスが出力される。
【００１５】検出回路１２ｂは、ＯＲゲート１４の出力
信号Ｃの遷移を検出し、検出回路１２ａから出力される
パルスのパルス幅以上のパルス幅を持つパルスを出力す
る。ＯＲゲート１４からハイレベルのパルスが出力され
た場合、検出回路１２ｂからは、検出回路１２ａの遅延
回路１６の遅延時間以上のパルス幅を持つハイレベルの
パルスが出力される。また、検出回路１２ｂの出力信号
は、このＡＴＤ回路１０の出力信号Ｃ’として出力され
る。
信号Ｃの遷移を検出し、検出回路１２ａから出力される
パルスのパルス幅以上のパルス幅を持つパルスを出力す
る。ＯＲゲート１４からハイレベルのパルスが出力され
た場合、検出回路１２ｂからは、検出回路１２ａの遅延
回路１６の遅延時間以上のパルス幅を持つハイレベルの
パルスが出力される。また、検出回路１２ｂの出力信号
は、このＡＴＤ回路１０の出力信号Ｃ’として出力され
る。
【００１６】なお、同図においては、検出回路１２ｂの
具体的な回路構成の図示を省略しているが、検出回路１
２ｂとしては、検出回路１２ａと同じ構成のものを用い
てもよい。この場合、検出回路１２ａ，１２ｂの遅延回
路１６の遅延時間は同じとし、検出回路１２ａによって
アドレス信号の遷移が検出された場合、検出回路１２ｂ
からは、遅延回路１６の遅延時間の２倍の時間に相当す
るパルス幅を持つハイレベルのパルスが出力される。
具体的な回路構成の図示を省略しているが、検出回路１
２ｂとしては、検出回路１２ａと同じ構成のものを用い
てもよい。この場合、検出回路１２ａ，１２ｂの遅延回
路１６の遅延時間は同じとし、検出回路１２ａによって
アドレス信号の遷移が検出された場合、検出回路１２ｂ
からは、遅延回路１６の遅延時間の２倍の時間に相当す
るパルス幅を持つハイレベルのパルスが出力される。
【００１７】また、図示例のように、検出回路１２ｂ
が、ＯＲゲート１４から出力されるハイレベルのパルス
を検出するものである場合、検出回路１２ｂとして、例
えばＥＸＯＲゲート１８の代わりにＯＲゲートを用い、
ＯＲゲート１４の出力信号Ｃと検出回路１２ｂの遅延回
路の出力信号との論理和を算出するようにしてもよい。
この場合、検出回路１２ａ，１２ｂの遅延回路１６の遅
延時間は同じでもよいし、違う遅延時間としてもよい。
が、ＯＲゲート１４から出力されるハイレベルのパルス
を検出するものである場合、検出回路１２ｂとして、例
えばＥＸＯＲゲート１８の代わりにＯＲゲートを用い、
ＯＲゲート１４の出力信号Ｃと検出回路１２ｂの遅延回
路の出力信号との論理和を算出するようにしてもよい。
この場合、検出回路１２ａ，１２ｂの遅延回路１６の遅
延時間は同じでもよいし、違う遅延時間としてもよい。
【００１８】ＡＴＤ回路１０においては、各々の検出回
路１２ａによって、アドレス信号１本毎の遷移が各々検
出され、ＯＲゲート１４によって、各々のアドレス信号
の遷移の検出信号の論理和が算出されて、アドレス信号
全体としての遷移が検出される。その後、検出回路１２
ｂによって、ＯＲゲート１４の遷移、すなわち、アドレ
ス信号全体としての遷移の検出信号の遷移が検出され、
この検出信号がＡＴＤ回路１０の出力信号Ｃ’として出
力される。
路１２ａによって、アドレス信号１本毎の遷移が各々検
出され、ＯＲゲート１４によって、各々のアドレス信号
の遷移の検出信号の論理和が算出されて、アドレス信号
全体としての遷移が検出される。その後、検出回路１２
ｂによって、ＯＲゲート１４の遷移、すなわち、アドレ
ス信号全体としての遷移の検出信号の遷移が検出され、
この検出信号がＡＴＤ回路１０の出力信号Ｃ’として出
力される。
【００１９】なお、本発明のＡＴＤ回路１０は、図示例
の回路構成のものに限定されず、例えば遅延回路１６、
ＥＸＯＲゲート１８、ＯＲゲート１４の出力信号の極性
を反転させたり、これに応じて回路を変更する等適宜回
路変更が可能なことはもちろんである。ＯＲゲート１４
の出力信号の極性を反転し、ローレベルのパルスが出力
されるようにした場合、検出回路１２ｂとして、ＥＸＯ
Ｒゲート１８の代わりにＡＮＤゲートを用いるようにし
てもよい。
の回路構成のものに限定されず、例えば遅延回路１６、
ＥＸＯＲゲート１８、ＯＲゲート１４の出力信号の極性
を反転させたり、これに応じて回路を変更する等適宜回
路変更が可能なことはもちろんである。ＯＲゲート１４
の出力信号の極性を反転し、ローレベルのパルスが出力
されるようにした場合、検出回路１２ｂとして、ＥＸＯ
Ｒゲート１８の代わりにＡＮＤゲートを用いるようにし
てもよい。
【００２０】また、本発明において、例えば検出回路１
２ｂとして、検出回路１２ａと同じ構成のものを用いる
場合、ＡＴＤ回路１０の出力信号Ｃ’としては、図３に
示す従来のＡＴＤ回路２０の出力信号Ｃの２倍のパルス
幅を持つパルスが出力されることは既に述べた通りであ
るが、本発明のＡＴＤ回路１０では、検出回路１２ａ，
１２ｂの遅延回路１６の遅延時間を変更することによ
り、ＡＴＤ回路１０の出力信号Ｃ’のパルス幅を適宜調
整することができる。
２ｂとして、検出回路１２ａと同じ構成のものを用いる
場合、ＡＴＤ回路１０の出力信号Ｃ’としては、図３に
示す従来のＡＴＤ回路２０の出力信号Ｃの２倍のパルス
幅を持つパルスが出力されることは既に述べた通りであ
るが、本発明のＡＴＤ回路１０では、検出回路１２ａ，
１２ｂの遅延回路１６の遅延時間を変更することによ
り、ＡＴＤ回路１０の出力信号Ｃ’のパルス幅を適宜調
整することができる。
【００２１】本発明のアドレス遷移検出回路１０は、基
本的に以上のようなものである。次に、図２に示すタイ
ミングチャートを参照しながら、本発明のアドレス遷移
検出回路１０および図３に示す従来のアドレス遷移検出
回路２０の動作の違いについて説明する。図２（ａ），
（ｂ），（ｃ）および（ｄ）は、ともに本発明および従
来のアドレス遷移検出回路の動作を表す一実施例のタイ
ミングチャートである。
本的に以上のようなものである。次に、図２に示すタイ
ミングチャートを参照しながら、本発明のアドレス遷移
検出回路１０および図３に示す従来のアドレス遷移検出
回路２０の動作の違いについて説明する。図２（ａ），
（ｂ），（ｃ）および（ｄ）は、ともに本発明および従
来のアドレス遷移検出回路の動作を表す一実施例のタイ
ミングチャートである。
【００２２】ここで、同図（ａ）および（ｂ）は、アド
レス信号として、例えばグリッチのように、比較的短い
ハイレベルのパルスが入力された場合、同図（ｃ）は、
遅延回路１６の遅延時間以下の比較的長いパルス幅を持
つハイレベルのパルスが入力された場合、同図（ｄ）
は、アドレス信号がローレベルからハイレベルに遷移し
た場合のアドレス信号Ａ、図３に示す従来のＡＴＤ回路
２０の出力信号Ｃ、および、本発明のＡＴＤ回路１０の
出力信号Ｃ’を示すものである。
レス信号として、例えばグリッチのように、比較的短い
ハイレベルのパルスが入力された場合、同図（ｃ）は、
遅延回路１６の遅延時間以下の比較的長いパルス幅を持
つハイレベルのパルスが入力された場合、同図（ｄ）
は、アドレス信号がローレベルからハイレベルに遷移し
た場合のアドレス信号Ａ、図３に示す従来のＡＴＤ回路
２０の出力信号Ｃ、および、本発明のＡＴＤ回路１０の
出力信号Ｃ’を示すものである。
【００２３】まず、図２（ａ）に示すように、アドレス
信号Ａとして比較的短いパルスが入力された場合、本発
明のＡＴＤ回路１０の出力信号Ｃ’、および、従来のＡ
ＴＤ回路２０の出力信号Ｃは、いずれもローレベルの状
態を保持する。これは、本発明のＡＴＤ回路１０の場
合、入力されたパルスが、検出回路１２ａ、ＯＲゲート
１４、検出回路１２ｂを伝搬する過程でアナログ的に取
り除かれてしまうためである。このため、いずれの場合
もメモリは正常に動作する。
信号Ａとして比較的短いパルスが入力された場合、本発
明のＡＴＤ回路１０の出力信号Ｃ’、および、従来のＡ
ＴＤ回路２０の出力信号Ｃは、いずれもローレベルの状
態を保持する。これは、本発明のＡＴＤ回路１０の場
合、入力されたパルスが、検出回路１２ａ、ＯＲゲート
１４、検出回路１２ｂを伝搬する過程でアナログ的に取
り除かれてしまうためである。このため、いずれの場合
もメモリは正常に動作する。
【００２４】続いて、図２（ｂ）に示すように、アドレ
ス信号Ａとして、図２（ａ）に示すパルスのパルス幅よ
りも多少長いパルス幅を持つハイレベルのパルスが入力
された場合、従来のＡＴＤ回路２０においては、入力さ
れたパルスが、検出回路１２およびＯＲゲート１４を伝
搬する過程でアナログ的に取り除かれず、出力信号Ｃと
して、パルス幅の短い不完全なパルスが出力されるた
め、メモリが誤動作する危険性がある。
ス信号Ａとして、図２（ａ）に示すパルスのパルス幅よ
りも多少長いパルス幅を持つハイレベルのパルスが入力
された場合、従来のＡＴＤ回路２０においては、入力さ
れたパルスが、検出回路１２およびＯＲゲート１４を伝
搬する過程でアナログ的に取り除かれず、出力信号Ｃと
して、パルス幅の短い不完全なパルスが出力されるた
め、メモリが誤動作する危険性がある。
【００２５】これに対し、本発明のＡＴＤ回路１０にお
いて、従来のＡＴＤ回路２０の出力信号に相当するＯＲ
ゲート１４の出力信号Ｃには、上述するパルス幅の短い
不完全なハイレベルのパルスが発生するが、このパルス
は検出回路１２ｂを伝搬する過程でアナログ的に取り除
かれてしまうため、図２（ｂ）に示すように、ＡＴＤ回
路１０の出力信号Ｃ’がローレベルの状態に保持され
る。このため、メモリの誤動作を防止することができ
る。
いて、従来のＡＴＤ回路２０の出力信号に相当するＯＲ
ゲート１４の出力信号Ｃには、上述するパルス幅の短い
不完全なハイレベルのパルスが発生するが、このパルス
は検出回路１２ｂを伝搬する過程でアナログ的に取り除
かれてしまうため、図２（ｂ）に示すように、ＡＴＤ回
路１０の出力信号Ｃ’がローレベルの状態に保持され
る。このため、メモリの誤動作を防止することができ
る。
【００２６】続いて、図２（ｃ）に示すように、遅延回
路１６の遅延時間以下のパルス幅を持つ比較的長いハイ
レベルのパルスが入力された場合、従来のＡＴＤ回路２
０においては、ＯＲゲート１４から、遅延回路１６の遅
延時間に相当する時間間隔離れて、アドレス信号Ａとし
て入力されたパルスのパルス幅に等しいパルス幅を持つ
２つのハイレベルの連続的したパルスが出力される。こ
のため、メモリは誤動作する危険性がある。
路１６の遅延時間以下のパルス幅を持つ比較的長いハイ
レベルのパルスが入力された場合、従来のＡＴＤ回路２
０においては、ＯＲゲート１４から、遅延回路１６の遅
延時間に相当する時間間隔離れて、アドレス信号Ａとし
て入力されたパルスのパルス幅に等しいパルス幅を持つ
２つのハイレベルの連続的したパルスが出力される。こ
のため、メモリは誤動作する危険性がある。
【００２７】これに対し、本発明のＡＴＤ回路１０にお
いて、従来のＡＴＤ回路２０の出力信号に相当するＯＲ
ゲート１４の出力信号Ｃには、上述するように、遅延回
路１６の遅延時間以下の短い２つの連続したパルスが発
生するが、このパルスは、検出回路１２ｂによってパル
ス幅が引き延ばされ、ＡＴＤ回路１０の出力信号Ｃ’と
しては、遅延回路１６の遅延時間よりも長いパルス幅を
持つパルスが出力される。このため、メモリの誤動作を
防止することができる。
いて、従来のＡＴＤ回路２０の出力信号に相当するＯＲ
ゲート１４の出力信号Ｃには、上述するように、遅延回
路１６の遅延時間以下の短い２つの連続したパルスが発
生するが、このパルスは、検出回路１２ｂによってパル
ス幅が引き延ばされ、ＡＴＤ回路１０の出力信号Ｃ’と
しては、遅延回路１６の遅延時間よりも長いパルス幅を
持つパルスが出力される。このため、メモリの誤動作を
防止することができる。
【００２８】また、図２（ｄ）に示すように、アドレス
信号Ａがローレベルからハイレベルに遷移した場合、す
なわち、アドレス信号Ａとして、遅延回路１６の遅延時
間よりも長いパルス幅を持つパルスが入力された場合、
本発明のＡＴＤ回路１０の出力信号Ｃ’、および、従来
のＡＴＤ回路２０の出力信号Ｃとしては、いずれも遅延
回路１６の遅延時間に相当するパルス幅を持つハイレベ
ルのパルスが出力される。このため、いずれの場合もメ
モリは正常に動作する。
信号Ａがローレベルからハイレベルに遷移した場合、す
なわち、アドレス信号Ａとして、遅延回路１６の遅延時
間よりも長いパルス幅を持つパルスが入力された場合、
本発明のＡＴＤ回路１０の出力信号Ｃ’、および、従来
のＡＴＤ回路２０の出力信号Ｃとしては、いずれも遅延
回路１６の遅延時間に相当するパルス幅を持つハイレベ
ルのパルスが出力される。このため、いずれの場合もメ
モリは正常に動作する。
【００２９】このように、本発明のＡＴＤ回路１０にお
いては、ＯＲゲート１４の出力信号Ｃの遷移をさらに検
出回路１２ｂによって検出するようにしたため、遅延回
路１６の遅延時間以下のパルス幅を持つパルスが入力さ
れた場合、検出回路１２ｂによって、例えばグリッチの
ような比較的短いパルスはアナログ的に取り除かれ、こ
れに対して、アナログ的に取り除くことができない比較
的長いパルスは、そのパルス幅が遅延回路１６の遅延時
間以上のパルス幅に引き延ばされる。
いては、ＯＲゲート１４の出力信号Ｃの遷移をさらに検
出回路１２ｂによって検出するようにしたため、遅延回
路１６の遅延時間以下のパルス幅を持つパルスが入力さ
れた場合、検出回路１２ｂによって、例えばグリッチの
ような比較的短いパルスはアナログ的に取り除かれ、こ
れに対して、アナログ的に取り除くことができない比較
的長いパルスは、そのパルス幅が遅延回路１６の遅延時
間以上のパルス幅に引き延ばされる。
【００３０】従って、本発明のＡＴＤ回路１０によれ
ば、メモリへのアクセスが終了する前にメモリに対して
電源が供給されなくなるということがなく、メモリの誤
動作を防止することができる。以上、本発明のアドレス
遷移検出回路について詳細に説明したが、本発明は上記
実施例に限定されず、本発明の主旨を逸脱しない範囲に
おいて、種々の改良や変更をしてもよいのはもちろんで
ある。
ば、メモリへのアクセスが終了する前にメモリに対して
電源が供給されなくなるということがなく、メモリの誤
動作を防止することができる。以上、本発明のアドレス
遷移検出回路について詳細に説明したが、本発明は上記
実施例に限定されず、本発明の主旨を逸脱しない範囲に
おいて、種々の改良や変更をしてもよいのはもちろんで
ある。
【００３１】
【発明の効果】以上詳細に説明した様に、本発明のアド
レス遷移検出回路は、各々のアドレス信号に１対１に対
応して設けられる第１の検出回路によって、各々のアド
レス信号の遷移を検出して所定のパルス幅を持つパルス
を出力し、論理和回路によって、全ての第１の検出回路
から出力されるパルスの論理和を算出し、第２の検出回
路によって、論理和回路の出力信号の遷移を検出して第
１の検出回路から出力されるパルスのパルス幅以上のパ
ルス幅を持つパルスを出力するようにしたものである。
これにより、本発明のアドレス遷移検出回路において
は、アドレス信号として、比較的短いパルス幅を持つパ
ルスが入力された場合であっても、例えばグリッチのよ
うな比較的短いパルスはアナログ的に取り除かれ、アナ
ログ的に取り除くことができない比較的長いパルスは、
そのパルス幅が引き延ばされるため、メモリへのアクセ
スが終了する前にメモリに対して電源が供給されなくな
るということがなく、メモリの誤動作を防止することが
できる。
レス遷移検出回路は、各々のアドレス信号に１対１に対
応して設けられる第１の検出回路によって、各々のアド
レス信号の遷移を検出して所定のパルス幅を持つパルス
を出力し、論理和回路によって、全ての第１の検出回路
から出力されるパルスの論理和を算出し、第２の検出回
路によって、論理和回路の出力信号の遷移を検出して第
１の検出回路から出力されるパルスのパルス幅以上のパ
ルス幅を持つパルスを出力するようにしたものである。
これにより、本発明のアドレス遷移検出回路において
は、アドレス信号として、比較的短いパルス幅を持つパ
ルスが入力された場合であっても、例えばグリッチのよ
うな比較的短いパルスはアナログ的に取り除かれ、アナ
ログ的に取り除くことができない比較的長いパルスは、
そのパルス幅が引き延ばされるため、メモリへのアクセ
スが終了する前にメモリに対して電源が供給されなくな
るということがなく、メモリの誤動作を防止することが
できる。
【図１】 本発明のアドレス遷移検出回路の一実施例の
構成回路図である。
構成回路図である。
【図２】 （ａ），（ｂ），（ｃ）および（ｄ）は、と
もに本発明および従来のアドレス遷移検出回路の動作を
表す一実施例のタイミングチャートである。
もに本発明および従来のアドレス遷移検出回路の動作を
表す一実施例のタイミングチャートである。
【図３】 従来のアドレス遷移検出回路の一例の構成回
路図である。
路図である。
【図４】 （ａ）および（ｂ）は、ともに従来のアドレ
ス遷移検出回路の動作を表す一例のタイミングチャート
である。
ス遷移検出回路の動作を表す一例のタイミングチャート
である。
１０，２０ アドレス遷移検出回路 １２，１２ａ，１２ｂ 検出回路 １４ ＯＲゲート １６ 遅延回路 １８ ＥＸＯＲゲート
Claims (1)
- 【請求項１】各々のアドレス信号に１対１に対応して設
けられ、前記各々のアドレス信号の遷移を検出して所定
のパルス幅を持つパルスを出力する第１の検出回路と、
これら全ての第１の検出回路から出力されるパルスの論
理和を算出する論理和回路と、この論理和回路の出力信
号の遷移を検出して前記第１の検出回路から出力される
パルスのパルス幅以上のパルス幅を持つパルスを出力す
る第２の検出回路とを有することを特徴とするアドレス
遷移検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9306912A JPH11144468A (ja) | 1997-11-10 | 1997-11-10 | アドレス遷移検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9306912A JPH11144468A (ja) | 1997-11-10 | 1997-11-10 | アドレス遷移検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11144468A true JPH11144468A (ja) | 1999-05-28 |
Family
ID=17962777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9306912A Withdrawn JPH11144468A (ja) | 1997-11-10 | 1997-11-10 | アドレス遷移検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11144468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102426851A (zh) * | 2011-11-25 | 2012-04-25 | 中国科学院微电子研究所 | 读取时序产生电路 |
-
1997
- 1997-11-10 JP JP9306912A patent/JPH11144468A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102426851A (zh) * | 2011-11-25 | 2012-04-25 | 中国科学院微电子研究所 | 读取时序产生电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |