JPH05173899A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05173899A JPH05173899A JP3355193A JP35519391A JPH05173899A JP H05173899 A JPH05173899 A JP H05173899A JP 3355193 A JP3355193 A JP 3355193A JP 35519391 A JP35519391 A JP 35519391A JP H05173899 A JPH05173899 A JP H05173899A
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- JP
- Japan
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- circuit
- error
- data
- storage circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 情報処理装置における制御記憶回路の故障が
固定故障か、間欠故障かを正確に判別し、保守時におけ
るメモリ素子の交換を最小限に留める。 【構成】 制御記憶回路１から読み出したデータがエラ
ーの場合、そのエラーは誤り訂正符号回路３によって修
正され、その修正されたデータは修正データ記憶回路５
に格納される。同時にエラーアドレスもエラーアドレス
記憶回路４に格納される。この修正データ記憶回路５に
格納されたデータは再度読み出され、そのエラーの状態
によって制御記憶回路の固定故障か、間欠故障かが判断
され、その結果は判定結果記憶回路６に格納される。
固定故障か、間欠故障かを正確に判別し、保守時におけ
るメモリ素子の交換を最小限に留める。 【構成】 制御記憶回路１から読み出したデータがエラ
ーの場合、そのエラーは誤り訂正符号回路３によって修
正され、その修正されたデータは修正データ記憶回路５
に格納される。同時にエラーアドレスもエラーアドレス
記憶回路４に格納される。この修正データ記憶回路５に
格納されたデータは再度読み出され、そのエラーの状態
によって制御記憶回路の固定故障か、間欠故障かが判断
され、その結果は判定結果記憶回路６に格納される。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置における制
御記憶回路、さらに詳しくいえば、故障の対策を考慮し
た制御記憶回路部に関する。
御記憶回路、さらに詳しくいえば、故障の対策を考慮し
た制御記憶回路部に関する。
【０００２】
【従来の技術】制御記憶回路部の出力には通常、誤り訂
正符号回路（以下、「ＥＣＣ回路」という）が具備され
ている。このＥＣＣ回路では一度でも、読出データエラ
ーが発生すると、データは自動的に訂正されて次段の論
理回路へ送出されるとともにロギング情報として報告さ
れ、定期保守時にエラー発生したメモリ素子が交換され
るようになっていた。
正符号回路（以下、「ＥＣＣ回路」という）が具備され
ている。このＥＣＣ回路では一度でも、読出データエラ
ーが発生すると、データは自動的に訂正されて次段の論
理回路へ送出されるとともにロギング情報として報告さ
れ、定期保守時にエラー発生したメモリ素子が交換され
るようになっていた。
【０００３】
【発明が解決しようとする課題】従来の制御記憶回路部
では上述したように一度でも読出データエラーが発生す
ると、ロギング情報として報告されるので、定期保守時
にエラーが発生したメモリ素子の交換が実施されてい
た。かかる場合、制御記憶回路素子に使用されるＲＡＭ
素子には、固定的なエラーを発生する固定故障と、ソフ
トエラーにみられる間欠故障があり、もし、ソフトエラ
ーである場合には正しいデータを再書き込みすることに
より回復するため、メモリ素子の交換は不必要となる。
本発明の目的は上記欠点を解決するもので、制御記憶回
路の故障を正確に判別でき、保守時におけるメモリ素子
の交換を最少限に留めることができる情報処理装置を提
供することにある。
では上述したように一度でも読出データエラーが発生す
ると、ロギング情報として報告されるので、定期保守時
にエラーが発生したメモリ素子の交換が実施されてい
た。かかる場合、制御記憶回路素子に使用されるＲＡＭ
素子には、固定的なエラーを発生する固定故障と、ソフ
トエラーにみられる間欠故障があり、もし、ソフトエラ
ーである場合には正しいデータを再書き込みすることに
より回復するため、メモリ素子の交換は不必要となる。
本発明の目的は上記欠点を解決するもので、制御記憶回
路の故障を正確に判別でき、保守時におけるメモリ素子
の交換を最少限に留めることができる情報処理装置を提
供することにある。
【０００４】
【課題を解決するための手段】前記目的を達成するため
に本発明による情報処理装置は制御記憶回路を内蔵する
情報処理装置において、前記制御記憶回路にアドレスを
送出するアドレスレジスタ回路と、前記制御記憶回路の
出力信号を入力する誤り訂正符号回路と、前記制御記憶
回路から読み出したデータがエラーデータの場合、前記
誤り訂正符号回路によってエラーデータを修正し、その
修正された読出データを格納する修正データ記憶回路
と、前記エラー発生アドレスを格納するエラーアドレス
記憶回路と、読出データエラーを格納した修正データ記
憶回路の修正データの再書き込みを行う再書込手段と、
前記修正データ記憶回路のデータを再読み出ししてエラ
ーの状態によって前記制御記憶回路が固定故障している
か、間欠故障しているかを判断してその判断結果を格納
する判定結果記憶回路とを備えて構成してある。
に本発明による情報処理装置は制御記憶回路を内蔵する
情報処理装置において、前記制御記憶回路にアドレスを
送出するアドレスレジスタ回路と、前記制御記憶回路の
出力信号を入力する誤り訂正符号回路と、前記制御記憶
回路から読み出したデータがエラーデータの場合、前記
誤り訂正符号回路によってエラーデータを修正し、その
修正された読出データを格納する修正データ記憶回路
と、前記エラー発生アドレスを格納するエラーアドレス
記憶回路と、読出データエラーを格納した修正データ記
憶回路の修正データの再書き込みを行う再書込手段と、
前記修正データ記憶回路のデータを再読み出ししてエラ
ーの状態によって前記制御記憶回路が固定故障している
か、間欠故障しているかを判断してその判断結果を格納
する判定結果記憶回路とを備えて構成してある。
【０００５】
【実施例】以下、図面を参照して本発明をさらに詳しく
説明する。図１は本発明による情報処理装置の実施例を
示すブロック図である。本実施例は、制御記憶回路１，
アドレスレジスタ回路２，誤り訂正符号回路３，エラー
アドレス記憶回路４，修正データ記憶回路５，判定結果
記憶回路６，カウンタ回路７ならびに選択回路８および
９より構成されている。
説明する。図１は本発明による情報処理装置の実施例を
示すブロック図である。本実施例は、制御記憶回路１，
アドレスレジスタ回路２，誤り訂正符号回路３，エラー
アドレス記憶回路４，修正データ記憶回路５，判定結果
記憶回路６，カウンタ回路７ならびに選択回路８および
９より構成されている。
【０００６】書込データ１０１は選択回路９に入力し、
書込信号１０２は制御記憶回路１に入力し、再書込指示
信号１０３はカウンタ回路７，選択回路８および９に入
力する。アドレスレジスタ回路出力信号１０４はエラー
アドレス記憶回路４および選択回路８に入力し、選択回
路８および９の出力信号１０５および１０６は制御記憶
回路１に入力し、制御記憶回路出力信号１０７はＥＣＣ
回路３に入力する。また、ＥＣＣ回路３の出力信号であ
る読出データ１０８は修正データ記憶回路５および次段
の論理回路に送出され、同じく出力信号１０９は１ビッ
トエラー検出信号としてエラーアドレス記憶回路４，修
正データ記憶回路５および判定結果記憶回路６に入力
し、カウンタ回路７の出力信号１１０はエラーアドレス
記憶回路４，修正データ記憶回路５および判定結果記憶
回路６に入力する。さらに、エラーアドレス記憶回路４
の出力信号１１１は選択回路８に入力し、修正データ記
憶回路５の出力信号１１２は選択回路９に入力し、修正
データ記憶回路５の出力信号１１２は選択回路９に入力
する。そして、判定結果記憶回路６の出力信号１１３は
判定結果信号として次段の論理回路に送出される。
書込信号１０２は制御記憶回路１に入力し、再書込指示
信号１０３はカウンタ回路７，選択回路８および９に入
力する。アドレスレジスタ回路出力信号１０４はエラー
アドレス記憶回路４および選択回路８に入力し、選択回
路８および９の出力信号１０５および１０６は制御記憶
回路１に入力し、制御記憶回路出力信号１０７はＥＣＣ
回路３に入力する。また、ＥＣＣ回路３の出力信号であ
る読出データ１０８は修正データ記憶回路５および次段
の論理回路に送出され、同じく出力信号１０９は１ビッ
トエラー検出信号としてエラーアドレス記憶回路４，修
正データ記憶回路５および判定結果記憶回路６に入力
し、カウンタ回路７の出力信号１１０はエラーアドレス
記憶回路４，修正データ記憶回路５および判定結果記憶
回路６に入力する。さらに、エラーアドレス記憶回路４
の出力信号１１１は選択回路８に入力し、修正データ記
憶回路５の出力信号１１２は選択回路９に入力し、修正
データ記憶回路５の出力信号１１２は選択回路９に入力
する。そして、判定結果記憶回路６の出力信号１１３は
判定結果信号として次段の論理回路に送出される。
【０００７】通常動作時、すなわち制御記憶回路１が正
常な場合には、装置の立ち上げ時において、再書込指示
信号１０３は「０」となっているため、選択回路８およ
び９ではアドレスレジスタ回路２の出力信号１０４に示
されるアドレスに、書込データ１０１が選択されて送出
され、書込信号１０２のタイミングで書込動作が実行さ
れてファームウエアの内容が制御記憶回路１に書き込ま
れる。また、装置が動作時になると、制御記憶回路１は
読み出しのみとなり、アドレスレジスタ回路２の出力信
号１０４で示されるアドレスにより、制御記憶回路１よ
り読み出された出力信号１０７がＥＣＣ回路３に入力さ
れ、エラーがなければ１ビットエラー検出信号１０９は
「０」となると同時に読出データ１０８は次段の論理回
路に送出される。
常な場合には、装置の立ち上げ時において、再書込指示
信号１０３は「０」となっているため、選択回路８およ
び９ではアドレスレジスタ回路２の出力信号１０４に示
されるアドレスに、書込データ１０１が選択されて送出
され、書込信号１０２のタイミングで書込動作が実行さ
れてファームウエアの内容が制御記憶回路１に書き込ま
れる。また、装置が動作時になると、制御記憶回路１は
読み出しのみとなり、アドレスレジスタ回路２の出力信
号１０４で示されるアドレスにより、制御記憶回路１よ
り読み出された出力信号１０７がＥＣＣ回路３に入力さ
れ、エラーがなければ１ビットエラー検出信号１０９は
「０」となると同時に読出データ１０８は次段の論理回
路に送出される。
【０００８】次に制御記憶回路１に障害が発生した場合
の動作を説明する。制御記憶回路１の出力信号１０７
は、ＥＣＣ回路３に入力されて読出データ１０８として
次段の論理回路に送出される。しかしながら、制御記憶
回路１から送出されたデータに１ビットエラーがあった
場合、読出データ１０８は正しく修正されて次段の論理
回路へ送出されるが、１ビットエラー検出信号１０９が
検出されると、その時のアドレスレジスタ回路２の出力
信号１０４は、１ビットエラー検出信号１０９のタイミ
ングでエラーアドレス記憶回路４に格納されるとともに
ＥＣＣ回路３で１ビットエラーが修正されて出力される
読出データ１０８も１ビットエラー検出信号１０９のタ
イミングで修正データ記憶回路５に格納される。
の動作を説明する。制御記憶回路１の出力信号１０７
は、ＥＣＣ回路３に入力されて読出データ１０８として
次段の論理回路に送出される。しかしながら、制御記憶
回路１から送出されたデータに１ビットエラーがあった
場合、読出データ１０８は正しく修正されて次段の論理
回路へ送出されるが、１ビットエラー検出信号１０９が
検出されると、その時のアドレスレジスタ回路２の出力
信号１０４は、１ビットエラー検出信号１０９のタイミ
ングでエラーアドレス記憶回路４に格納されるとともに
ＥＣＣ回路３で１ビットエラーが修正されて出力される
読出データ１０８も１ビットエラー検出信号１０９のタ
イミングで修正データ記憶回路５に格納される。
【０００９】このようにすることにより、制御記憶回路
１で１ビットエラーが発生したアドレスは、エラーアド
レス記憶回路４へ、また、正しく修正されたデータは修
正データ記憶回路５に保持されることになる。１ビット
エラーが複数のアドレスで発生した場合、全てのエラー
発生アドレス値と、それに対応するデータがエラーアド
レス記憶回路４と修正データ記憶回路５にそれぞれ格納
される。制御記憶回路１で読み出したデータにエラーが
発生したアドレスに対して、再書込指示信号１０３がア
クティブになった場合、カウンタ回路７がアクティブに
なり、エラーアドレス記憶回路４および修正データ記憶
回路５が同時にインクリメント（すなわち、エラーアド
レスに対応する修正データが同時にインクリメント）さ
れる。
１で１ビットエラーが発生したアドレスは、エラーアド
レス記憶回路４へ、また、正しく修正されたデータは修
正データ記憶回路５に保持されることになる。１ビット
エラーが複数のアドレスで発生した場合、全てのエラー
発生アドレス値と、それに対応するデータがエラーアド
レス記憶回路４と修正データ記憶回路５にそれぞれ格納
される。制御記憶回路１で読み出したデータにエラーが
発生したアドレスに対して、再書込指示信号１０３がア
クティブになった場合、カウンタ回路７がアクティブに
なり、エラーアドレス記憶回路４および修正データ記憶
回路５が同時にインクリメント（すなわち、エラーアド
レスに対応する修正データが同時にインクリメント）さ
れる。
【００１０】したがって、制御記憶回路１に与えられる
アドレスおよび書込データは選択回路８および９によ
り、エラーアドレス記憶回路出力信号１１１および修正
データ記憶回路出力信号１１２が選択されて送出され、
過去にエラー発生したアドレスに正しく修正されたデー
タが再書き込みされる。そして、そのアドレスに対し
て、再読み出し動作を実行し、制御記憶回路出力信号１
０７をＥＣＣ回路３でエラーチェックし、１ビットエラ
ー検出信号１０９の内容を判別結果記憶回路６に格納し
て、その出力信号である判定結果信号１１３を解析する
ことにより、メモリ素子の故障の有無を判別できる。す
なわち、これら１ビットエラーが発生した制御記憶回路
１の各アドレスに対して、再度正しいデータを書き込ん
だ後に、再読み出し動作を実行することにより、再読
み出し時がノーエラーの場合は、過去のエラーはソフト
エラーであったと判断でき、メモリ素子の交換は不必要
であり、さらに再読み出し時もエラー発生した場合
は、固定エラーでありメモリ素子の交換が必要であると
判断できる。したがって、制御記憶回路１の故障を正確
に判別でき、メモリ素子の交換は最少限に留めることが
できる。
アドレスおよび書込データは選択回路８および９によ
り、エラーアドレス記憶回路出力信号１１１および修正
データ記憶回路出力信号１１２が選択されて送出され、
過去にエラー発生したアドレスに正しく修正されたデー
タが再書き込みされる。そして、そのアドレスに対し
て、再読み出し動作を実行し、制御記憶回路出力信号１
０７をＥＣＣ回路３でエラーチェックし、１ビットエラ
ー検出信号１０９の内容を判別結果記憶回路６に格納し
て、その出力信号である判定結果信号１１３を解析する
ことにより、メモリ素子の故障の有無を判別できる。す
なわち、これら１ビットエラーが発生した制御記憶回路
１の各アドレスに対して、再度正しいデータを書き込ん
だ後に、再読み出し動作を実行することにより、再読
み出し時がノーエラーの場合は、過去のエラーはソフト
エラーであったと判断でき、メモリ素子の交換は不必要
であり、さらに再読み出し時もエラー発生した場合
は、固定エラーでありメモリ素子の交換が必要であると
判断できる。したがって、制御記憶回路１の故障を正確
に判別でき、メモリ素子の交換は最少限に留めることが
できる。
【００１１】
【発明の効果】以上、説明したように本発明は制御記憶
回路で読み出しエラー発生した時、ＥＣＣ回路で正しい
データ修正された読出データおよびエラーアドレスを格
納する修正データ記憶回路およびエラーアドレス記憶回
路を内蔵し、修正データ記憶回路データを制御記憶回路
に再書き込みできる手段を有し、さらに再読み出しを行
うことにより、制御記憶回路の固定故障または間欠故障
かを判別して、その結果を記憶する手段を備えているの
で、制御記憶回路の故障を正確に判別でき、保守時にお
けるメモリ素子の交換を最小限に留めることができると
いう効果がある。
回路で読み出しエラー発生した時、ＥＣＣ回路で正しい
データ修正された読出データおよびエラーアドレスを格
納する修正データ記憶回路およびエラーアドレス記憶回
路を内蔵し、修正データ記憶回路データを制御記憶回路
に再書き込みできる手段を有し、さらに再読み出しを行
うことにより、制御記憶回路の固定故障または間欠故障
かを判別して、その結果を記憶する手段を備えているの
で、制御記憶回路の故障を正確に判別でき、保守時にお
けるメモリ素子の交換を最小限に留めることができると
いう効果がある。
【図１】本発明による情報処理装置の実施例を示すブロ
ック図である。
ック図である。
１…制御記憶回路 ２…アドレスレジスタ回路 ３…誤り訂正符号回路（ＥＣＣ回路） ４…エラーアドレス記憶回路 ５…修正データ記憶回路 ６…判定結果記憶回路 ７…カウンタ回路 ８，９…選択回路 １０１…書込データ １０２…書込信号 １０３…再書込指示信号 １０４…アドレスレジスタ回路出力信号 １０５，１０６…選択回路出力信号 １０７…制御記憶回路出力信号 １０８…読出データ １０９…１ビットエラー検出信号 １１０…カウンタ回路出力信号 １１１…エラーアドレス記憶回路出力信号 １１２…修正データ記憶回路出力信号 １１３…判定結果信号
Claims (1)
- 【請求項１】 制御記憶回路を内蔵する情報処理装置に
おいて、 前記制御記憶回路にアドレスを送出するアドレスレジス
タ回路と、 前記制御記憶回路の出力信号を入力する誤り訂正符号回
路と、 前記制御記憶回路から読み出したデータがエラーデータ
の場合、前記誤り訂正符号回路によってエラーデータを
修正し、その修正された読出データを格納する修正デー
タ記憶回路と、 前記エラー発生アドレスを格納するエラーアドレス記憶
回路と、 読出データエラーを格納した修正データ記憶回路の修正
データの再書き込みを行う再書込手段と、 前記修正データ記憶回路のデータを再読み出ししてエラ
ーの状態によって前記制御記憶回路が固定故障している
か、間欠故障しているかを判断してその判断結果を格納
する判定結果記憶回路と、 を備えたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355193A JPH05173899A (ja) | 1991-12-20 | 1991-12-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355193A JPH05173899A (ja) | 1991-12-20 | 1991-12-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173899A true JPH05173899A (ja) | 1993-07-13 |
Family
ID=18442491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3355193A Pending JPH05173899A (ja) | 1991-12-20 | 1991-12-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019149069A (ja) * | 2018-02-28 | 2019-09-05 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体メモリの故障検出方法 |
-
1991
- 1991-12-20 JP JP3355193A patent/JPH05173899A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019149069A (ja) * | 2018-02-28 | 2019-09-05 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体メモリの故障検出方法 |
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