JPH03126146A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH03126146A JPH03126146A JP1265423A JP26542389A JPH03126146A JP H03126146 A JPH03126146 A JP H03126146A JP 1265423 A JP1265423 A JP 1265423A JP 26542389 A JP26542389 A JP 26542389A JP H03126146 A JPH03126146 A JP H03126146A
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- JP
- Japan
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- trouble
- register
- correction
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 24
- 238000011084 recovery Methods 0.000 description 3
- 230000008439 repair process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関する。
従来、記憶装置は、データにエラー訂正検出コードを付
加して記憶手段に書き込み、記憶手段から読み出された
データはエラー訂正検出手段に入力され、もし読み出し
データに訂正可能な誤りがあったならばデータを訂正し
て出力されるようになっている。
加して記憶手段に書き込み、記憶手段から読み出された
データはエラー訂正検出手段に入力され、もし読み出し
データに訂正可能な誤りがあったならばデータを訂正し
て出力されるようになっている。
上述した従来の記憶装置は、読み出したデータに訂正可
能な誤りがあればエラー訂正を実行し正しいデータを出
力するようになっているが、記憶手段に書き込まれたデ
ータ自体に誤りがあっても訂正されずに残るため、該当
アドレスを再度読み出すと、そのアドレスに書き込みが
なければ再びエラーを検出し訂正が行なわれる。
能な誤りがあればエラー訂正を実行し正しいデータを出
力するようになっているが、記憶手段に書き込まれたデ
ータ自体に誤りがあっても訂正されずに残るため、該当
アドレスを再度読み出すと、そのアドレスに書き込みが
なければ再びエラーを検出し訂正が行なわれる。
このように、−度誤りが発生し、読み出し動作ばかりが
行なわれると、誤り箇所を読出すたびにエラー訂正を行
う正しいデータが出力される。しかし、記憶手段に対し
読み出し動作ばかりが長時間続くと、その間に同じデー
タの他の部分にも誤りが発生したならば、訂正不可能な
障害になってしまうという欠点がある。
行なわれると、誤り箇所を読出すたびにエラー訂正を行
う正しいデータが出力される。しかし、記憶手段に対し
読み出し動作ばかりが長時間続くと、その間に同じデー
タの他の部分にも誤りが発生したならば、訂正不可能な
障害になってしまうという欠点がある。
本発明の記憶装置は、通常使用記憶手段と交換用記憶手
段とから成る記憶手段と、 該記憶手段の読み出しデータに対するエラー検出訂正手
段と、該エラー検出訂正手段出力とプロセッサからの書
込データとを選択する第１選択手段と、 前記記憶手段にアドレスを出力する第１レジスタ手段と
、 該第１レジスタ手段に接続され、前記エラー検出訂正手
段の出力により制御される第２レジスタ手段と、 プロセッサからのアドレス情報と前記第２レジスタ手段
出力とを切替える第２選択手段と、前記エラー検出訂正
手段と訂正表示出力を保持する第３レジスタ手段と、 前記第１レジスタ手段と前記第２レジスタ手段とに接続
された一致検出手段と、 前記記憶手段に接続された第３選択手段とを有し、前記
通常使用記憶手段からの読出しデータに訂正可能な障害
があった場合、間欠障害と固定障害との区別を判定し、
間欠障害の場合には正しいデータに書き直され、固定障
害の場合には前記交換用記憶手段に書き直されることを
特徴とする。
段とから成る記憶手段と、 該記憶手段の読み出しデータに対するエラー検出訂正手
段と、該エラー検出訂正手段出力とプロセッサからの書
込データとを選択する第１選択手段と、 前記記憶手段にアドレスを出力する第１レジスタ手段と
、 該第１レジスタ手段に接続され、前記エラー検出訂正手
段の出力により制御される第２レジスタ手段と、 プロセッサからのアドレス情報と前記第２レジスタ手段
出力とを切替える第２選択手段と、前記エラー検出訂正
手段と訂正表示出力を保持する第３レジスタ手段と、 前記第１レジスタ手段と前記第２レジスタ手段とに接続
された一致検出手段と、 前記記憶手段に接続された第３選択手段とを有し、前記
通常使用記憶手段からの読出しデータに訂正可能な障害
があった場合、間欠障害と固定障害との区別を判定し、
間欠障害の場合には正しいデータに書き直され、固定障
害の場合には前記交換用記憶手段に書き直されることを
特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す。
記憶手段１は第４レジスタ手段９と第１のレジスタ手段
５の各出力およびエラー検出訂正手段２の入力に接続さ
れる。エラー検出訂正手段２の出力は第１選択手段３に
接続され、また別の出力は第２レジスタ手段６と第３レ
ジスタ手段７に接続される。
５の各出力およびエラー検出訂正手段２の入力に接続さ
れる。エラー検出訂正手段２の出力は第１選択手段３に
接続され、また別の出力は第２レジスタ手段６と第３レ
ジスタ手段７に接続される。
第２選択手段４は、第２レジスタ手段６の出力、アドレ
ス信号１１および制御手段８の出力を入力とし、第１レ
ジスタ手段５に出力する。第１レジスタ手段５は記憶手
段１以外にレジスタ手段６にも接続される。
ス信号１１および制御手段８の出力を入力とし、第１レ
ジスタ手段５に出力する。第１レジスタ手段５は記憶手
段１以外にレジスタ手段６にも接続される。
第１選択手段３の出力は第４レジスタ手段９に接続され
て、また一致検出手段１０の入力には第１のレジスタ手
段５と第２レジスタ手段６の各出力が接続される。
て、また一致検出手段１０の入力には第１のレジスタ手
段５と第２レジスタ手段６の各出力が接続される。
記憶手段１は通常使用記憶手段５１と交換用記憶手段５
２に分けられている。一致検出手段１０の出力はゲート
１２を介して第３３！！択手段１１に接続され、第３選
択手段１１の出力は通常使用記憶手段５１と交換用記憶
手段５２とにそれぞれ逆極性で接続される。
２に分けられている。一致検出手段１０の出力はゲート
１２を介して第３３！！択手段１１に接続され、第３選
択手段１１の出力は通常使用記憶手段５１と交換用記憶
手段５２とにそれぞれ逆極性で接続される。
書込み動作の場合、プロセッサから送出される書込デー
タに訂正符号ビットを付加した書込データ１６が第１選
択手段１より第４レジスタ手段９を経て記憶手段１に入
力される。アドレス情報は、アドレス信号１７が第２選
択手段を経て第１レジスタ手段５に入力され、第１レジ
スタ手段５に保持されて記憶手段ｌに入力される。この
とき書込みを行なえば該当アドレスに第４レジスタ手段
９の内容が書込まれる。
タに訂正符号ビットを付加した書込データ１６が第１選
択手段１より第４レジスタ手段９を経て記憶手段１に入
力される。アドレス情報は、アドレス信号１７が第２選
択手段を経て第１レジスタ手段５に入力され、第１レジ
スタ手段５に保持されて記憶手段ｌに入力される。この
とき書込みを行なえば該当アドレスに第４レジスタ手段
９の内容が書込まれる。
読出し動作の場合、プロセッサからアドレス信号１７が
送出され、第２選択手段４を経て記憶手段１に入力され
る。記憶手段１から該当アドレスの情報が読出され、エ
ラー検出訂正手段２に入力される。記憶手段１から該当
アドレスの情報が読出され、エラー検出訂正手段２に入
力される。ここで記憶手段１からの読出しデータの誤り
の有無をチエツクし、もし訂正可能な誤りならば訂正を
行ない、プロセッサに訂正済読出しデータ１３を出力す
る。
送出され、第２選択手段４を経て記憶手段１に入力され
る。記憶手段１から該当アドレスの情報が読出され、エ
ラー検出訂正手段２に入力される。記憶手段１から該当
アドレスの情報が読出され、エラー検出訂正手段２に入
力される。ここで記憶手段１からの読出しデータの誤り
の有無をチエツクし、もし訂正可能な誤りならば訂正を
行ない、プロセッサに訂正済読出しデータ１３を出力す
る。
このとき、訂正したことを示す訂正表示信号１４を出力
する。この訂正表示信号１４は第２レジスタ手段６に入
力され、第１レジスタ手段５の出力を第２レジスタ手段
６にセットする。すなわち、第２レジスタ手段６にはエ
ラー訂正を実行したアドレス情報が保持される。
する。この訂正表示信号１４は第２レジスタ手段６に入
力され、第１レジスタ手段５の出力を第２レジスタ手段
６にセットする。すなわち、第２レジスタ手段６にはエ
ラー訂正を実行したアドレス情報が保持される。
また訂正表示信号１４は診断プロセッサにも送られる。
診断プロセッサは訂正表示信号１４を受けて、制御信号
１８を出力する。制御信号１８が入力された制御手段８
では第２選択手段４に信号を出力するので第２選択手段
４は第２レジスタ手段６の内容を出力する。したがって
、第２レジスタ手段６の内容が第１レジスタ手段５に保
持される。この結果、記憶手段１からは訂正可能障害が
再び読出され、エラー検出訂正手段２より訂正済読出し
データ１３が出力され、第１選択手段３に入力される。
１８を出力する。制御信号１８が入力された制御手段８
では第２選択手段４に信号を出力するので第２選択手段
４は第２レジスタ手段６の内容を出力する。したがって
、第２レジスタ手段６の内容が第１レジスタ手段５に保
持される。この結果、記憶手段１からは訂正可能障害が
再び読出され、エラー検出訂正手段２より訂正済読出し
データ１３が出力され、第１選択手段３に入力される。
制御手段８からの制御信号により第１の選択手段３は訂
正済読出しデータ１３と同じ内容が出力され、第４レジ
スタ手段９に保持された後記憶手段１に入力される。こ
こで書込みを実行すると、記憶手段１には、訂正済読出
しデータが書込まれる。ここで再度読出を実行すると訂
正済データが書込まれていればエラー検出訂正手段２の
出力である訂正表示信号１４が出力されないので、障害
の復旧が成功した事がわかる。
正済読出しデータ１３と同じ内容が出力され、第４レジ
スタ手段９に保持された後記憶手段１に入力される。こ
こで書込みを実行すると、記憶手段１には、訂正済読出
しデータが書込まれる。ここで再度読出を実行すると訂
正済データが書込まれていればエラー検出訂正手段２の
出力である訂正表示信号１４が出力されないので、障害
の復旧が成功した事がわかる。
逆に訂正表示信号１４が出力されれば、障害の復旧が不
成功だったことがわかる。この訂正表示信号１４は第３
のレジスタ手段７に入力され、制御手段８によってセッ
トされる。したがって第３レジスタ手段１５の出力であ
る間欠／固定判定信号１５が“１”ならば障害復旧が不
成功すなわち固定障害であることがわかる。
成功だったことがわかる。この訂正表示信号１４は第３
のレジスタ手段７に入力され、制御手段８によってセッ
トされる。したがって第３レジスタ手段１５の出力であ
る間欠／固定判定信号１５が“１”ならば障害復旧が不
成功すなわち固定障害であることがわかる。
以上の動作は記憶手段１のうちの通常使用記憶手段５１
側を使用して実行される。そこで、固定障害、すなわち
第３レジスタ手段７の出力である固定／間欠判定信号１
５が“１”になったならば、診断プロセッサから制御信
号１８を送出する。制御手段８より第３の選択手段１１
に切替信号が送出され、第３選択手段１１出力は制御手
段８からの制御信号１９を送出する。この制御信号１９
は、まず論理“０′′になっているため、第３選択手段
１１を経て通常使用記憶手段５１を有効状態にする。す
ると、固定障害の読出しデータがエラー検出訂正手段２
に入力され、エラー検出訂正手段２で訂正されたデータ
が第１選択手段３を経て第４レジスタ手段９に保持され
る。そこで制御信号１つを論理“１”にすると交換用記
憶手段５２が有効となり、第４レジスタ手段９の内容を
書込む。すなわち、通常使用記憶手段５１での固定障害
の部分の内容が交換用記憶手段５２に訂正された後に書
込まれたことになる。そこで第３選択手段１１の出力を
再び一致検出手段の出力が選択されるように制御手段８
から出力する。
側を使用して実行される。そこで、固定障害、すなわち
第３レジスタ手段７の出力である固定／間欠判定信号１
５が“１”になったならば、診断プロセッサから制御信
号１８を送出する。制御手段８より第３の選択手段１１
に切替信号が送出され、第３選択手段１１出力は制御手
段８からの制御信号１９を送出する。この制御信号１９
は、まず論理“０′′になっているため、第３選択手段
１１を経て通常使用記憶手段５１を有効状態にする。す
ると、固定障害の読出しデータがエラー検出訂正手段２
に入力され、エラー検出訂正手段２で訂正されたデータ
が第１選択手段３を経て第４レジスタ手段９に保持され
る。そこで制御信号１つを論理“１”にすると交換用記
憶手段５２が有効となり、第４レジスタ手段９の内容を
書込む。すなわち、通常使用記憶手段５１での固定障害
の部分の内容が交換用記憶手段５２に訂正された後に書
込まれたことになる。そこで第３選択手段１１の出力を
再び一致検出手段の出力が選択されるように制御手段８
から出力する。
この状態で再度通常の読出し動作を行なえば、通常は通
常使用記憶手段５１から読み出されるが、第３レジスタ
手段７は論理“１”すなわち固定障害を示しており、障
害の該当アドレスが第２レジスタ手段６に保持されてい
るので、該当アドレスがプロセッサからアクセスされる
と第１レジスタ手段５と第２レジスタ手段６の内容が一
致する。それ故に一致検出手段１０は論理“１”となり
、ゲート１２の出力は“１”となって第３選択手段１１
を経て記憶手段１に入力され交換用記憶手段５２が有効
となる。したがって固定障害である通常使用記憶手段５
２から読出さず交換用記憶手段５２から読出しが行なわ
れる。
常使用記憶手段５１から読み出されるが、第３レジスタ
手段７は論理“１”すなわち固定障害を示しており、障
害の該当アドレスが第２レジスタ手段６に保持されてい
るので、該当アドレスがプロセッサからアクセスされる
と第１レジスタ手段５と第２レジスタ手段６の内容が一
致する。それ故に一致検出手段１０は論理“１”となり
、ゲート１２の出力は“１”となって第３選択手段１１
を経て記憶手段１に入力され交換用記憶手段５２が有効
となる。したがって固定障害である通常使用記憶手段５
２から読出さず交換用記憶手段５２から読出しが行なわ
れる。
この様にすることで固定障害箇所を使わずに別の記憶手
段から読み出しを実行する様になるため、記憶手段に訂
正可障害が発生しても、長時間修理することなく、訂正
不可障害の発生を防止することができる。
段から読み出しを実行する様になるため、記憶手段に訂
正可障害が発生しても、長時間修理することなく、訂正
不可障害の発生を防止することができる。
以上説明したように本発明は、記憶手段に訂正可能な障
害が発生した場合、読出した訂正済データを再度記憶手
段に書込むことにより、間欠障害ならば障害を復旧させ
る事ができ、修理を不用とすることができるとともに固
定障害ならば、別の記憶手段に移すことにより、長時間
修理しなくても訂正不可障害に移行するのを防止するこ
とができる。
害が発生した場合、読出した訂正済データを再度記憶手
段に書込むことにより、間欠障害ならば障害を復旧させ
る事ができ、修理を不用とすることができるとともに固
定障害ならば、別の記憶手段に移すことにより、長時間
修理しなくても訂正不可障害に移行するのを防止するこ
とができる。
第１図は本発明の記憶装置のブロック図である。
１・・・記憶手段、２・・・エラー検出訂正手段、３・
・・第１選択手段、４・・・第２選択手段、５・・・第
１レジスタ手段、６・・・第２レジスタ手段、７・・・
第３レジスタ手段、８・・・制御手段、９・・・第４レ
ジスタ手段、１０・・・一致検出手段、１１・・・第３
選択手段、１２・・・ゲート、５１・・・通常使用記憶
手段、５２・・・交換用記憶手段。
・・第１選択手段、４・・・第２選択手段、５・・・第
１レジスタ手段、６・・・第２レジスタ手段、７・・・
第３レジスタ手段、８・・・制御手段、９・・・第４レ
ジスタ手段、１０・・・一致検出手段、１１・・・第３
選択手段、１２・・・ゲート、５１・・・通常使用記憶
手段、５２・・・交換用記憶手段。
Claims (1)
- 【特許請求の範囲】 通常使用記憶手段と交換用記憶手段とから成る記憶手段
と、 該記憶手段の読み出しデータに対するエラー検出訂正手
段と、該エラー検出訂正手段出力とプロセッサからの書
込データとを選択する第１選択手段と、 前記記憶手段にアドレスを出力する第１レジスタ手段と
、 該第１レジスタ手段に接続され、前記エラー検出訂正手
段の出力により制御される第２レジスタ手段と、 プロセッサからのアドレス情報と前記第２レジスタ手段
出力とを切替える第２選択手段と、前記エラー検出訂正
手段と訂正表示出力を保持する第３レジスタ手段と、 前記第１レジスタ手段と前記第２レジスタ手段とに接続
された一致検出手段と、 前記記憶手段に接続された第３選択手段とを有し、前記
通常使用記憶手段からの読出しデータに訂正可能な障害
があった場合、間欠障害と固定障害との区別を判定し、
間欠障害の場合には正しいデータに書き直され、固定障
害の場合には前記交換用記憶手段に書き直されることを
特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265423A JPH03126146A (ja) | 1989-10-11 | 1989-10-11 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265423A JPH03126146A (ja) | 1989-10-11 | 1989-10-11 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03126146A true JPH03126146A (ja) | 1991-05-29 |
Family
ID=17416953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1265423A Pending JPH03126146A (ja) | 1989-10-11 | 1989-10-11 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03126146A (ja) |
-
1989
- 1989-10-11 JP JP1265423A patent/JPH03126146A/ja active Pending
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