JPH04237351A - メモリ再書込み方式 - Google Patents
メモリ再書込み方式Info
- Publication number
- JPH04237351A JPH04237351A JP3005505A JP550591A JPH04237351A JP H04237351 A JPH04237351 A JP H04237351A JP 3005505 A JP3005505 A JP 3005505A JP 550591 A JP550591 A JP 550591A JP H04237351 A JPH04237351 A JP H04237351A
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- JP
- Japan
- Prior art keywords
- memory
- syndrome
- error
- register
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- Pending
Links
- 208000011580 syndromic disease Diseases 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 4
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリ再書込み方式に関
する。
する。
【０００２】
【従来の技術】近年のメモリ素子の集積度の向上はめざ
ましく、その結果、論理素子と同様にＬＳＩ内に内蔵す
る利用法が多くなってきた。しかし、集積度向上に比例
して、障害、特にソフトエラーの発生確率も高くなる一
方である。ソフトエラーの性質として固定障害になるこ
とはないが、そのまま続行して使用するとエラー再発の
可能性が高いことがある。
ましく、その結果、論理素子と同様にＬＳＩ内に内蔵す
る利用法が多くなってきた。しかし、集積度向上に比例
して、障害、特にソフトエラーの発生確率も高くなる一
方である。ソフトエラーの性質として固定障害になるこ
とはないが、そのまま続行して使用するとエラー再発の
可能性が高いことがある。
【０００３】そこで、エラーが発生すると同一アドレス
に訂正したデータを再度書込むことが行われるが、従来
のメモリ再書込み方式は、エラー発生毎にこの再書込み
を行なっている。
に訂正したデータを再度書込むことが行われるが、従来
のメモリ再書込み方式は、エラー発生毎にこの再書込み
を行なっている。
【０００４】
【発明が解決しようとする課題】上述した従来のメモリ
再書込み方式では、エラー発生毎に再書込みを行なうの
で、エラーが短期間に集中して発生した場合には再書込
み動作による性能の低下が著しいという問題点がある。
再書込み方式では、エラー発生毎に再書込みを行なうの
で、エラーが短期間に集中して発生した場合には再書込
み動作による性能の低下が著しいという問題点がある。
【０００５】
【課題を解決するための手段】本発明のメモリ再書込み
方式は、メモリから読み出されたデータからエラー訂正
回路で生成されるエラービット表示シンドロームを格納
するシンドロームレジスタと、前記メモリと同等のアド
レス領域を持ち、前記シンドロームレジスタの内容を格
納するシンドロームメモリと、前記シンドロームレジス
タと、その時の前記シンドロームメモリの内容とを比較
する比較回路と、前記比較結果から前記メモリへ訂正デ
ータを再書込みするか否かを判定する再書込制御回路と
を有することを特徴とする。
方式は、メモリから読み出されたデータからエラー訂正
回路で生成されるエラービット表示シンドロームを格納
するシンドロームレジスタと、前記メモリと同等のアド
レス領域を持ち、前記シンドロームレジスタの内容を格
納するシンドロームメモリと、前記シンドロームレジス
タと、その時の前記シンドロームメモリの内容とを比較
する比較回路と、前記比較結果から前記メモリへ訂正デ
ータを再書込みするか否かを判定する再書込制御回路と
を有することを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００７】図１は本発明の実施例を示すブロック図で
ある。
ある。
【０００８】図において、１はメモリ、２はメモリ１の
読出し、書込み兼用のＲＷレジスタ、３はメモリ１のア
ドレスレジスタ、４はエラービット表示シンドロームを
格納するシンドロームメモリ、５はメモリ読出しデータ
のエラーチェック回路、６はエラービット位置を示すエ
ラーシンドロームレジスタ、７はシンドロームメモリ４
の読出しレジスタ、８はエラーシンドロームレジスタ６
と読出しレジスタ７の内容との比較回路、９はメモリ読
出し書込み兼用レジスタの入力選択回路、１０は比較回
路８の比較結果から再書込みの実行判定及び実行結果の
報告を行う再書込制御回路、１１は訂正及び再書込み事
象のエラー処理プロセッサへの報告を行うエラー報告回
路、１２はメモリ１及びシンドロームメモリ４への書込
みを制御する書込制御回路、１３はＲＷレジスタの訂正
を制御する訂正制御回路である。
読出し、書込み兼用のＲＷレジスタ、３はメモリ１のア
ドレスレジスタ、４はエラービット表示シンドロームを
格納するシンドロームメモリ、５はメモリ読出しデータ
のエラーチェック回路、６はエラービット位置を示すエ
ラーシンドロームレジスタ、７はシンドロームメモリ４
の読出しレジスタ、８はエラーシンドロームレジスタ６
と読出しレジスタ７の内容との比較回路、９はメモリ読
出し書込み兼用レジスタの入力選択回路、１０は比較回
路８の比較結果から再書込みの実行判定及び実行結果の
報告を行う再書込制御回路、１１は訂正及び再書込み事
象のエラー処理プロセッサへの報告を行うエラー報告回
路、１２はメモリ１及びシンドロームメモリ４への書込
みを制御する書込制御回路、１３はＲＷレジスタの訂正
を制御する訂正制御回路である。
【０００９】次に本発明の動作について具体的に説明す
る。
る。
【００１０】まず、メモリ１の初期化を行うと同時にシ
ンドロームメモリ４の初期化を行う。書込制御回路１２
により、シンドロームメモリ初期化定数４２が選択回路
４１で選ばれ、メモリ書込み指示信号１２１によりメモ
リ１とシンドロームメモリ４に書込まれる。この場合、
アドレスを歩進しながら全アドレス領域に対して初期化
動作が行なわれて初期化が完了する。
ンドロームメモリ４の初期化を行う。書込制御回路１２
により、シンドロームメモリ初期化定数４２が選択回路
４１で選ばれ、メモリ書込み指示信号１２１によりメモ
リ１とシンドロームメモリ４に書込まれる。この場合、
アドレスを歩進しながら全アドレス領域に対して初期化
動作が行なわれて初期化が完了する。
【００１１】その後、メモリ１は使用可能状態になり、
通常動作の書込み，読出しが行なわれる。
通常動作の書込み，読出しが行なわれる。
【００１２】この使用状態の読出し時にエラーチェック
回路５によりエラービットを検出すると、エラー訂正ビ
ット指示信号５２が訂正回路５３に通知される。訂正す
るとビットは排他的論理和回路で演算され、その結果が
メモリリードレジスタセット信号１３２によりＲＷレジ
スタ２へセットされる。
回路５によりエラービットを検出すると、エラー訂正ビ
ット指示信号５２が訂正回路５３に通知される。訂正す
るとビットは排他的論理和回路で演算され、その結果が
メモリリードレジスタセット信号１３２によりＲＷレジ
スタ２へセットされる。
【００１３】又、エラーチェック回路５におけるチェッ
ク結果がシンドロームレジスタ６へもセットされ、エラ
ー訂正事象があったことを訂正制御回路１３へエラーチ
ェック結果信号５１で報告する。ここまで、メモリエラ
ーの訂正が完了したことになる。
ク結果がシンドロームレジスタ６へもセットされ、エラ
ー訂正事象があったことを訂正制御回路１３へエラーチ
ェック結果信号５１で報告する。ここまで、メモリエラ
ーの訂正が完了したことになる。
【００１４】次に再書込みの条件判定について説明する
。
。
【００１５】メモリ１とシンドロームメモリ４は同一ア
ドレスが常に与えられている。メモリ１の内容が読出さ
れると同時にシンドロームメモリ４の内容も読出しレジ
スタ７にセットされる。メモリ１の読出しデータにエラ
ーがあれば、シンドロームレジスタ６にエラービット表
示シンドローム値がセットされる。エラーの有無に無関
係にシンドロームレジスタ６と読出しレジスタ７の内容
を比較器８で演算し、結果信号８１を再書込制御回路１
０へ通知する。
ドレスが常に与えられている。メモリ１の内容が読出さ
れると同時にシンドロームメモリ４の内容も読出しレジ
スタ７にセットされる。メモリ１の読出しデータにエラ
ーがあれば、シンドロームレジスタ６にエラービット表
示シンドローム値がセットされる。エラーの有無に無関
係にシンドロームレジスタ６と読出しレジスタ７の内容
を比較器８で演算し、結果信号８１を再書込制御回路１
０へ通知する。
【００１６】次に再書込み制御について説明する。
【００１７】ＲＷレジスタ２にはエラーの訂正された値
が前処理で設定されている。再書込制御回路１０では、
訂正制御回路１３からの訂正事象報告信号１３１がある
ときに、比較器８の結果信号８１を参照する。比較結果
が不一致の時には再書込み指示信号１０１を作成し書込
制御部１２へ通知する。
が前処理で設定されている。再書込制御回路１０では、
訂正制御回路１３からの訂正事象報告信号１３１がある
ときに、比較器８の結果信号８１を参照する。比較結果
が不一致の時には再書込み指示信号１０１を作成し書込
制御部１２へ通知する。
【００１８】書込制御部１２では、選択信号１２２で選
択回路４１をエラーシンドロームデータ側に選択する。 同時にメモリ１及びシンドロームメモリ４に対してメモ
リ書込み指示信号１２１を通知する。
択回路４１をエラーシンドロームデータ側に選択する。 同時にメモリ１及びシンドロームメモリ４に対してメモ
リ書込み指示信号１２１を通知する。
【００１９】以上が一連の再書込み動作について説明で
ある。すなわちメモリ１のエラーで同一ビットによる連
続エラーは再書込みを行なわないことを実現しているこ
とになる。
ある。すなわちメモリ１のエラーで同一ビットによる連
続エラーは再書込みを行なわないことを実現しているこ
とになる。
【００２０】
【発明の効果】以上説明したように本発明は、エラー発
生シンドロームとシンドロームメモリに格納された初期
値又は前回エラーのシンドローム値を比較することで１
回目のエラー時は訂正データの再書込みを行なうが、同
一エラービットの時は訂正データの再書込みを行わない
ため、再書込み動作による性能低下を防止できる。
生シンドロームとシンドロームメモリに格納された初期
値又は前回エラーのシンドローム値を比較することで１
回目のエラー時は訂正データの再書込みを行なうが、同
一エラービットの時は訂正データの再書込みを行わない
ため、再書込み動作による性能低下を防止できる。
【図１】本発明の一実施例の回路の概要を示すブロック
図である。
図である。
１ メモリ
２ ＲＷレジスタ
３ アドレスレジスタ
４ シンドロームメモリ
４１ 選択回路
５ エラーチェック回路
５３ 訂正回路
６ エラーシンドロームレジスタ７ 読出
しレジスタ ８ 比較回路 ９ 入力選択回路 １０ 再書込制御回路 １１ エラー報告回路 １２ 書込制御回路 １３ 訂正制御回路
しレジスタ ８ 比較回路 ９ 入力選択回路 １０ 再書込制御回路 １１ エラー報告回路 １２ 書込制御回路 １３ 訂正制御回路
Claims (1)
- 【請求項１】 メモリから読み出されたデータからエ
ラー訂正回路で生成されるエラービット表示シンドロー
ムを格納するシンドロームレジスタと、前記メモリと同
等のアドレス領域を持ち、前記シンドロームレジスタの
内容を格納するシンドロームメモリと、前記シンドロー
ムレジスタと、その時の前記シンドロームメモリの内容
とを比較する比較回路と、前記比較結果から前記メモリ
へ訂正データを再書込みするか否かを判定する再書込制
御回路とを有することを特徴とするメモリ再書込み方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005505A JPH04237351A (ja) | 1991-01-22 | 1991-01-22 | メモリ再書込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005505A JPH04237351A (ja) | 1991-01-22 | 1991-01-22 | メモリ再書込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237351A true JPH04237351A (ja) | 1992-08-25 |
Family
ID=11613061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005505A Pending JPH04237351A (ja) | 1991-01-22 | 1991-01-22 | メモリ再書込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503726A (ja) * | 2005-08-02 | 2009-01-29 | サンディスク コーポレイション | 状況依存メモリ性能 |
-
1991
- 1991-01-22 JP JP3005505A patent/JPH04237351A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503726A (ja) * | 2005-08-02 | 2009-01-29 | サンディスク コーポレイション | 状況依存メモリ性能 |
| US7877593B2 (en) | 2005-08-02 | 2011-01-25 | Sandisk Corporation | Situation sensitive memory performance |
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