JPH05175233A - 液晶装置の製造方法 - Google Patents
液晶装置の製造方法Info
- Publication number
- JPH05175233A JPH05175233A JP34350191A JP34350191A JPH05175233A JP H05175233 A JPH05175233 A JP H05175233A JP 34350191 A JP34350191 A JP 34350191A JP 34350191 A JP34350191 A JP 34350191A JP H05175233 A JPH05175233 A JP H05175233A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- region
- electrode
- light
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】本発明は、制御素子として薄膜トランジスタを
有する液晶装置の製造方法に関し、寄生容量を低減して
液晶装置の高速化を図ることが可能な液晶装置の製造方
法を提供することを目的とする。 【構成】透明基板２１上の遮光膜２２をマスクとしてチ
ャネル領域層を形成すべき領域に選択的に第１のパター
ン形成膜24ａを形成するとともに、第１の露光マスク２
５を用いて第２のパターン形成膜24ｂを形成する工程
と、リフトオフにより第１の導電体膜３９からなるソー
ス電極３０等を形成する工程と、遮光膜２２をマスクと
して第３のパターン形成膜37ａを形成するとともに、第
２の露光マスクを用いてゲートバスラインを形成すべき
領域の第２の導電体膜３６上に第４のパターン形成膜37
ｂを形成する工程と、第３及び第４のパターン形成膜37
ａ，37ｂをマスクとして第２の導電体膜37ｂをエッチン
グ・除去し、ゲート電極36ａ等を形成する工程とを含み
構成する。
有する液晶装置の製造方法に関し、寄生容量を低減して
液晶装置の高速化を図ることが可能な液晶装置の製造方
法を提供することを目的とする。 【構成】透明基板２１上の遮光膜２２をマスクとしてチ
ャネル領域層を形成すべき領域に選択的に第１のパター
ン形成膜24ａを形成するとともに、第１の露光マスク２
５を用いて第２のパターン形成膜24ｂを形成する工程
と、リフトオフにより第１の導電体膜３９からなるソー
ス電極３０等を形成する工程と、遮光膜２２をマスクと
して第３のパターン形成膜37ａを形成するとともに、第
２の露光マスクを用いてゲートバスラインを形成すべき
領域の第２の導電体膜３６上に第４のパターン形成膜37
ｂを形成する工程と、第３及び第４のパターン形成膜37
ａ，37ｂをマスクとして第２の導電体膜37ｂをエッチン
グ・除去し、ゲート電極36ａ等を形成する工程とを含み
構成する。
Description
【０００１】 （目次） ・産業上の利用分野 ・従来の技術（図８〜図１０） ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例（図１〜図７） ・発明の効果
【０００２】
【産業上の利用分野】本発明は、液晶装置の製造方法に
関し、更に詳しく言えば、制御素子として薄膜トランジ
スタ（ＴＦＴ）を有する液晶装置（ＬＣＤ）の製造方法
に関する。
関し、更に詳しく言えば、制御素子として薄膜トランジ
スタ（ＴＦＴ）を有する液晶装置（ＬＣＤ）の製造方法
に関する。
【０００３】
【従来の技術】図８（ａ）〜（ｃ），図９（ｄ）〜
（ｆ），図１０（ｇ），（ｈ）は、従来例のＴＦＴアク
ティブマトリクスＬＣＤの製造方法について説明する断
面図である。
（ｆ），図１０（ｇ），（ｈ）は、従来例のＴＦＴアク
ティブマトリクスＬＣＤの製造方法について説明する断
面図である。
【０００４】まず、図８（ａ）に示すように、透明基板
１上の、薄膜トランジスタ（ＴＦＴ）のチャネル層を形
成すべき領域に、このチャネル層に液晶装置の駆動のた
めのバックライト光が当たらないように遮光膜２を選択
的に形成する。このとき、遮光膜２の幅は、位置合わせ
マージンを考慮して形成されるチャネル領域層の幅より
も大きめに形成しておく。次いで、遮光膜２を被覆して
絶縁膜３を形成する。続いて、絶縁膜３上に加熱処理に
より感光反応が逆転するレジスト膜４を形成する。この
従来例では、加熱処理により感光反応がネガタイプから
ポジタイプに変化するレジスト膜４を用いる。次いで、
露光マスク５ａを用いて、画素電極，ソース電極及びド
レイン電極を形成すべき領域以外の領域のレジスト膜４
を選択的に露光する（図８（ｂ））。
１上の、薄膜トランジスタ（ＴＦＴ）のチャネル層を形
成すべき領域に、このチャネル層に液晶装置の駆動のた
めのバックライト光が当たらないように遮光膜２を選択
的に形成する。このとき、遮光膜２の幅は、位置合わせ
マージンを考慮して形成されるチャネル領域層の幅より
も大きめに形成しておく。次いで、遮光膜２を被覆して
絶縁膜３を形成する。続いて、絶縁膜３上に加熱処理に
より感光反応が逆転するレジスト膜４を形成する。この
従来例では、加熱処理により感光反応がネガタイプから
ポジタイプに変化するレジスト膜４を用いる。次いで、
露光マスク５ａを用いて、画素電極，ソース電極及びド
レイン電極を形成すべき領域以外の領域のレジスト膜４
を選択的に露光する（図８（ｂ））。
【０００５】次に、加熱処理を行い、レジスト膜４の感
光反応をポジタイプに逆転させた（図８（ｃ））後、続
いて、別の露光マスク５ｂを用いて遮光膜２の上方の、
ＴＦＴのチャネル層を形成すべき帯状の領域以外の領域
のレジスト膜４を選択的に露光する（図９（ｄ））。
光反応をポジタイプに逆転させた（図８（ｃ））後、続
いて、別の露光マスク５ｂを用いて遮光膜２の上方の、
ＴＦＴのチャネル層を形成すべき帯状の領域以外の領域
のレジスト膜４を選択的に露光する（図９（ｄ））。
【０００６】次いで、レジスト膜４の現像を行うと、画
素電極，ソース電極及びドレイン電極を形成すべき領域
以外の領域及びチャネル領域層を形成すべき領域にレジ
ストパターン４ａが形成される（図９（ｅ））。続い
て、画素電極となるＩＴＯ膜６／リンをドープしたアモ
ルファスシリコン（ｎ+ ａ−Ｓｉ）膜７を全面に形成す
る（図９（ｆ））。
素電極，ソース電極及びドレイン電極を形成すべき領域
以外の領域及びチャネル領域層を形成すべき領域にレジ
ストパターン４ａが形成される（図９（ｅ））。続い
て、画素電極となるＩＴＯ膜６／リンをドープしたアモ
ルファスシリコン（ｎ+ ａ−Ｓｉ）膜７を全面に形成す
る（図９（ｆ））。
【０００７】次に、残存するレジストパターン４ａを除
去すると、画素電極，ソース電極及びドレイン電極を形
成すべき領域以外の領域及びチャネル領域層を形成すべ
き領域のＩＴＯ膜６／ｎ+ａ−Ｓｉ膜７がレジストパタ
ーン４ａとともにリフトオフにより除去され、チャネル
領域層を形成すべき領域を除く、画素電極及びソース電
極を形成すべき領域とドレイン電極を形成すべき領域と
にそれぞれＩＴＯ膜６ａ／ｎ+ ａ−Ｓｉ膜７ａと、ＩＴ
Ｏ膜６ｂ／ｎ+ ａ−Ｓｉ膜７ｂとが残存する。続いて、
全面に半導体層及びゲート絶縁膜の一部となる第１の絶
縁膜を形成する。
去すると、画素電極，ソース電極及びドレイン電極を形
成すべき領域以外の領域及びチャネル領域層を形成すべ
き領域のＩＴＯ膜６／ｎ+ａ−Ｓｉ膜７がレジストパタ
ーン４ａとともにリフトオフにより除去され、チャネル
領域層を形成すべき領域を除く、画素電極及びソース電
極を形成すべき領域とドレイン電極を形成すべき領域と
にそれぞれＩＴＯ膜６ａ／ｎ+ ａ−Ｓｉ膜７ａと、ＩＴ
Ｏ膜６ｂ／ｎ+ ａ−Ｓｉ膜７ｂとが残存する。続いて、
全面に半導体層及びゲート絶縁膜の一部となる第１の絶
縁膜を形成する。
【０００８】次いで、第１の絶縁膜，半導体層及びｎ+
ａ−Ｓｉ膜７ａ，７ｂを選択的にエッチングして、ＩＴ
Ｏ膜６ａからなる画素電極１０と、画素電極１０と接続
するＩＴＯ膜６ａ及びｎ+ ａ−Ｓｉ膜７ｃからなるソー
ス電極１１と、ＴＦＴのチャネル層を形成すべき帯状の
領域を挟んでソース電極１１と対向するＩＴＯ膜６ｂ及
びｎ+ ａ−Ｓｉ膜７ｄからなるドレイン電極１２とを形
成するとともに、対向するソース電極１１及びドレイン
電極１２との間が橋渡しされるように半導体層８，第１
の絶縁膜14ａを残存する。これにより、ソース電極１１
上の半導体層がソース領域層８ａとなり、ドレイン電極
１２上の半導体層がドレイン領域層８ｂとなり、ソース
電極１１及びドレイン電極１２との間の半導体層がチャ
ネル領域層８ｃとなっている一のＴＦＴが完成する。
ａ−Ｓｉ膜７ａ，７ｂを選択的にエッチングして、ＩＴ
Ｏ膜６ａからなる画素電極１０と、画素電極１０と接続
するＩＴＯ膜６ａ及びｎ+ ａ−Ｓｉ膜７ｃからなるソー
ス電極１１と、ＴＦＴのチャネル層を形成すべき帯状の
領域を挟んでソース電極１１と対向するＩＴＯ膜６ｂ及
びｎ+ ａ−Ｓｉ膜７ｄからなるドレイン電極１２とを形
成するとともに、対向するソース電極１１及びドレイン
電極１２との間が橋渡しされるように半導体層８，第１
の絶縁膜14ａを残存する。これにより、ソース電極１１
上の半導体層がソース領域層８ａとなり、ドレイン電極
１２上の半導体層がドレイン領域層８ｂとなり、ソース
電極１１及びドレイン電極１２との間の半導体層がチャ
ネル領域層８ｃとなっている一のＴＦＴが完成する。
【０００９】次いで、一のＴＦＴのドレイン電極１２及
び不図示の他のＴＦＴのドレイン電極１２を互いに接続
するドレインバスライン１３を形成した後、ゲート絶縁
膜の一部となる第２の絶縁膜14ｂを形成する。続いて、
第２の絶縁膜14ｂ上にゲート電極となる導電体膜１５を
形成した後、導電体膜１５上にレジスト膜１６を形成す
る。
び不図示の他のＴＦＴのドレイン電極１２を互いに接続
するドレインバスライン１３を形成した後、ゲート絶縁
膜の一部となる第２の絶縁膜14ｂを形成する。続いて、
第２の絶縁膜14ｂ上にゲート電極となる導電体膜１５を
形成した後、導電体膜１５上にレジスト膜１６を形成す
る。
【００１０】次に、露光マスクを用いてレジスト膜１６
を選択的に露光した（図１０（ｇ））後、レジスト膜１
６を現像して、チャネル領域層８ｃの上方の、ゲート電
極を形成すべき領域にレジストパターン16ａを形成す
る。このとき、レジストパターン16ａの幅は、位置合わ
せマージンを考慮して形成されるチャネル領域層８ｃの
幅よりも大きめに形成しておく。次いで、レジストパタ
ーン16ａをマスクとして導電体膜１５を選択的にエッチ
ング・除去し、ゲート電極15ａを形成する（図１０
（ｈ））。その後、全面に不図示の液晶膜を形成する
と、液晶装置が完成する。
を選択的に露光した（図１０（ｇ））後、レジスト膜１
６を現像して、チャネル領域層８ｃの上方の、ゲート電
極を形成すべき領域にレジストパターン16ａを形成す
る。このとき、レジストパターン16ａの幅は、位置合わ
せマージンを考慮して形成されるチャネル領域層８ｃの
幅よりも大きめに形成しておく。次いで、レジストパタ
ーン16ａをマスクとして導電体膜１５を選択的にエッチ
ング・除去し、ゲート電極15ａを形成する（図１０
（ｈ））。その後、全面に不図示の液晶膜を形成する
と、液晶装置が完成する。
【００１１】
【発明が解決しようとする課題】ところで、上記の製造
方法によれば、図１０（ｇ）に示すように、露光マスク
５ｃを用いてレジスト膜１６を選択的に露光・現像し
て、チャネル領域層８ｃの上方の、ゲート電極15ａを形
成するためのマスクとなるレジストパターン16ａを形成
する際、ホト工程における位置合わせマージンを考慮し
て、レジストパターン16ａの幅をチャネル領域層８ｃの
幅よりも大きめに形成している。このため、形成された
ゲート電極15ａと、チャネル領域層８ｃに隣接するソー
ス電極１１及びドレイン電極１２との間で相当の重なり
が生じ、その結果、寄生容量が増大し、液晶装置の高速
化の妨げになるという問題がある。
方法によれば、図１０（ｇ）に示すように、露光マスク
５ｃを用いてレジスト膜１６を選択的に露光・現像し
て、チャネル領域層８ｃの上方の、ゲート電極15ａを形
成するためのマスクとなるレジストパターン16ａを形成
する際、ホト工程における位置合わせマージンを考慮し
て、レジストパターン16ａの幅をチャネル領域層８ｃの
幅よりも大きめに形成している。このため、形成された
ゲート電極15ａと、チャネル領域層８ｃに隣接するソー
ス電極１１及びドレイン電極１２との間で相当の重なり
が生じ、その結果、寄生容量が増大し、液晶装置の高速
化の妨げになるという問題がある。
【００１２】本発明は、かかる従来技術の問題点に鑑み
て創作されたものであり、寄生容量を低減して液晶装置
の高速化を図ることが可能な液晶装置の製造方法を提供
することを目的とする。
て創作されたものであり、寄生容量を低減して液晶装置
の高速化を図ることが可能な液晶装置の製造方法を提供
することを目的とする。
【００１３】
【課題を解決するための手段】上記課題は、第１に、透
明基板上に遮光膜を選択的に形成した後、絶縁膜を形成
する工程と、前記遮光膜をマスクとするホトリソグラフ
ィー法により、前記遮光膜の上方の絶縁膜上であって、
前記ソース電極及びドレイン電極を形成すべき領域の間
のチャネル領域層を形成すべき領域に選択的に第１のパ
ターン形成膜を形成するとともに、第１の露光マスクを
用いたホトリソグラフィー法により、前記絶縁膜上であ
って、画素電極，ソース電極及びドレイン電極を形成す
べき領域以外の領域に選択的に第２のパターン形成膜を
形成する工程と、前記第１及び第２のパターン形成膜を
介して前記絶縁膜上に露光光を透過する第１の導電体膜
を形成する工程と、前記第１及び第２のパターン形成膜
を除去して、リフトオフにより前記第１の導電体膜から
なる画素電極，ソース電極及びドレイン電極を形成する
工程と、前記ソース電極及びドレイン電極を橋渡しする
ように選択的に半導体層及び第１のゲート絶縁膜を形成
するとともに、前記ドレイン電極と接続するドレインバ
スラインを形成する工程と、前記第１のゲート絶縁膜上
に第２のゲート絶縁膜と露光光を透過する第２の導電体
膜とを順次形成する工程と、前記遮光膜をマスクとする
ホトリソグラフィー法により前記遮光膜の上方の第２の
導電体膜上に第３のパターン形成膜を形成するととも
に、第２の露光マスクを用いたホトリソグラフィー法に
より、ゲートバスラインを形成すべき領域の第２の導電
体膜上に第４のパターン形成膜を形成する工程と、前記
第３及び第４のパターン形成膜をマスクとして前記第２
の導電体膜をエッチング・除去し、前記第２のゲート絶
縁膜上に前記第２の導電体膜からなるゲート電極及び該
ゲート電極と接続するゲートバスラインを形成する工程
とを有する液晶装置の製造方法によって達成され、第２
に、前記第１及び第２のパターン形成膜を形成する工程
においては、加熱処理により感光反応形式がネガタイプ
とポジタイプとの間で逆転する第１の感光性膜を前記絶
縁膜上に形成する工程と、前記透明基板と反対側の表面
側から、画素電極，ソース電極，ドレイン電極及び遮光
膜の上方であってソース電極とドレイン電極との間のチ
ャネル領域層を形成すべき領域以外の領域の第１の感光
性膜に選択的に露光光を照射した後、加熱処理して前記
第１の感光性膜の感光反応形式を逆転する工程と、前記
遮光膜をマスクとして前記透明基板側から前記第１の感
光性膜に選択的に露光光を照射した後、前記第１の感光
性膜を現像し、前記絶縁膜上であって、前記遮光膜の上
方のチャネル領域層を形成すべき領域と、前記画素電
極，ソース電極及びドレイン電極を形成すべき領域以外
の領域とにそれぞれ第１及び第２のパターン形成膜を形
成する工程とを含むことを特徴とする第１の発明に記載
の液晶装置の製造方法によって達成され、第３に、前記
第３及び第４のパターン形成膜を形成する工程において
は、前記第２の導電体膜上に加熱処理により感光反応形
式がネガタイプとポジタイプとの間で逆転する第２の感
光性膜を形成する工程と、前記ゲートバスラインを形成
すべき領域の第２の感光性膜に選択的に露光光を照射し
た後、加熱処理して前記第２の感光性膜の感光反応形式
を逆転する工程と、前記ドレインバスライン上方の領域
に選択的に露光光を照射するとともに、前記遮光膜をマ
スクとして前記透明基板側から前記第２の感光性膜に選
択的に露光光を照射した後、前記第２の感光性膜を現像
し、前記第２の導電体膜上であって、前記遮光膜の上方
のゲート電極を形成すべき領域、及び前記ゲートバスラ
インを形成すべき領域にそれぞれ第３及び第４のパター
ン形成膜を形成する工程とを含むことを特徴とする第１
又は第２の発明に記載の液晶装置の製造方法によって達
成され、第４に、前記ドレインバスラインはＡｌ膜等の
遮光性の導電体膜であることを特徴とする第３の発明に
記載の液晶装置の製造方法によって達成され、第５に、
前記第１の導電体膜はＩＴＯ膜／ｎ+ ａ−Ｓｉ膜の２層
の導電体膜であり、前記第２の導電体膜はＩＴＯ膜であ
り、前記第１及び第２のゲート絶縁膜はシリコン窒化膜
であることを特徴とする第１〜第４の発明のいずれかに
記載の液晶装置の製造方法によって達成される。
明基板上に遮光膜を選択的に形成した後、絶縁膜を形成
する工程と、前記遮光膜をマスクとするホトリソグラフ
ィー法により、前記遮光膜の上方の絶縁膜上であって、
前記ソース電極及びドレイン電極を形成すべき領域の間
のチャネル領域層を形成すべき領域に選択的に第１のパ
ターン形成膜を形成するとともに、第１の露光マスクを
用いたホトリソグラフィー法により、前記絶縁膜上であ
って、画素電極，ソース電極及びドレイン電極を形成す
べき領域以外の領域に選択的に第２のパターン形成膜を
形成する工程と、前記第１及び第２のパターン形成膜を
介して前記絶縁膜上に露光光を透過する第１の導電体膜
を形成する工程と、前記第１及び第２のパターン形成膜
を除去して、リフトオフにより前記第１の導電体膜から
なる画素電極，ソース電極及びドレイン電極を形成する
工程と、前記ソース電極及びドレイン電極を橋渡しする
ように選択的に半導体層及び第１のゲート絶縁膜を形成
するとともに、前記ドレイン電極と接続するドレインバ
スラインを形成する工程と、前記第１のゲート絶縁膜上
に第２のゲート絶縁膜と露光光を透過する第２の導電体
膜とを順次形成する工程と、前記遮光膜をマスクとする
ホトリソグラフィー法により前記遮光膜の上方の第２の
導電体膜上に第３のパターン形成膜を形成するととも
に、第２の露光マスクを用いたホトリソグラフィー法に
より、ゲートバスラインを形成すべき領域の第２の導電
体膜上に第４のパターン形成膜を形成する工程と、前記
第３及び第４のパターン形成膜をマスクとして前記第２
の導電体膜をエッチング・除去し、前記第２のゲート絶
縁膜上に前記第２の導電体膜からなるゲート電極及び該
ゲート電極と接続するゲートバスラインを形成する工程
とを有する液晶装置の製造方法によって達成され、第２
に、前記第１及び第２のパターン形成膜を形成する工程
においては、加熱処理により感光反応形式がネガタイプ
とポジタイプとの間で逆転する第１の感光性膜を前記絶
縁膜上に形成する工程と、前記透明基板と反対側の表面
側から、画素電極，ソース電極，ドレイン電極及び遮光
膜の上方であってソース電極とドレイン電極との間のチ
ャネル領域層を形成すべき領域以外の領域の第１の感光
性膜に選択的に露光光を照射した後、加熱処理して前記
第１の感光性膜の感光反応形式を逆転する工程と、前記
遮光膜をマスクとして前記透明基板側から前記第１の感
光性膜に選択的に露光光を照射した後、前記第１の感光
性膜を現像し、前記絶縁膜上であって、前記遮光膜の上
方のチャネル領域層を形成すべき領域と、前記画素電
極，ソース電極及びドレイン電極を形成すべき領域以外
の領域とにそれぞれ第１及び第２のパターン形成膜を形
成する工程とを含むことを特徴とする第１の発明に記載
の液晶装置の製造方法によって達成され、第３に、前記
第３及び第４のパターン形成膜を形成する工程において
は、前記第２の導電体膜上に加熱処理により感光反応形
式がネガタイプとポジタイプとの間で逆転する第２の感
光性膜を形成する工程と、前記ゲートバスラインを形成
すべき領域の第２の感光性膜に選択的に露光光を照射し
た後、加熱処理して前記第２の感光性膜の感光反応形式
を逆転する工程と、前記ドレインバスライン上方の領域
に選択的に露光光を照射するとともに、前記遮光膜をマ
スクとして前記透明基板側から前記第２の感光性膜に選
択的に露光光を照射した後、前記第２の感光性膜を現像
し、前記第２の導電体膜上であって、前記遮光膜の上方
のゲート電極を形成すべき領域、及び前記ゲートバスラ
インを形成すべき領域にそれぞれ第３及び第４のパター
ン形成膜を形成する工程とを含むことを特徴とする第１
又は第２の発明に記載の液晶装置の製造方法によって達
成され、第４に、前記ドレインバスラインはＡｌ膜等の
遮光性の導電体膜であることを特徴とする第３の発明に
記載の液晶装置の製造方法によって達成され、第５に、
前記第１の導電体膜はＩＴＯ膜／ｎ+ ａ−Ｓｉ膜の２層
の導電体膜であり、前記第２の導電体膜はＩＴＯ膜であ
り、前記第１及び第２のゲート絶縁膜はシリコン窒化膜
であることを特徴とする第１〜第４の発明のいずれかに
記載の液晶装置の製造方法によって達成される。
【００１４】
【作 用】本発明の液晶装置の製造方法においては、透
明基板上の遮光膜をマスクとするホトリソグラフィー法
によりソース電極及びドレイン電極を形成すべき領域の
間のチャネル領域層を形成すべき領域を形成し、かつ同
じ遮光膜をマスクとするホトリソグラフィー法によりゲ
ート電極を形成している。従って、チャネル領域層の両
側のソース電極及びドレイン電極とゲート電極とは自己
整合されるので、これらの間の重なりを必要最小限に少
なくすることができる。これにより、電極間の浮遊容量
の低減を図ることができる。
明基板上の遮光膜をマスクとするホトリソグラフィー法
によりソース電極及びドレイン電極を形成すべき領域の
間のチャネル領域層を形成すべき領域を形成し、かつ同
じ遮光膜をマスクとするホトリソグラフィー法によりゲ
ート電極を形成している。従って、チャネル領域層の両
側のソース電極及びドレイン電極とゲート電極とは自己
整合されるので、これらの間の重なりを必要最小限に少
なくすることができる。これにより、電極間の浮遊容量
の低減を図ることができる。
【００１５】また、感光反応形式がネガタイプとポジタ
イプとの間で逆転する感光性膜を用い、表面からの露光
及び裏面の透明基板側からの遮光膜を介した露光を組み
合わせたホトリソグラフィー法、及びリフトオフ法によ
り、一回の感光性膜の形成だけで、ゲート電極と自己整
合されるチャネル領域層を挟んで対向するソース電極及
びドレイン電極と画素電極とを形成しているので、工程
の簡略化を図ることができる。
イプとの間で逆転する感光性膜を用い、表面からの露光
及び裏面の透明基板側からの遮光膜を介した露光を組み
合わせたホトリソグラフィー法、及びリフトオフ法によ
り、一回の感光性膜の形成だけで、ゲート電極と自己整
合されるチャネル領域層を挟んで対向するソース電極及
びドレイン電極と画素電極とを形成しているので、工程
の簡略化を図ることができる。
【００１６】更に、感光反応形式がネガタイプとポジタ
イプとの間で逆転する感光性膜を用い、表面からの露光
及び裏面の透明基板側からの遮光膜を介した露光を組み
合わせたホトリソグラフィー法により、一回の感光性膜
の形成だけで、チャネル領域層と自己整合されたゲート
電極及びこのゲート電極と接続するゲートバスラインを
形成しているので、上記と同様に、工程の簡略化を図る
ことができる。また、ドレインバスライン等の遮光性の
導電体膜を含み、裏面からの露光が妨げられるような場
合でも、予めこの部分を表面から露光しておくことによ
り、一回の感光性膜の形成だけで、チャネル領域層と自
己整合されたゲート電極及びこのゲート電極と接続する
ゲートバスラインを形成しているので、上記と同様に、
工程の簡略化を図ることができる。
イプとの間で逆転する感光性膜を用い、表面からの露光
及び裏面の透明基板側からの遮光膜を介した露光を組み
合わせたホトリソグラフィー法により、一回の感光性膜
の形成だけで、チャネル領域層と自己整合されたゲート
電極及びこのゲート電極と接続するゲートバスラインを
形成しているので、上記と同様に、工程の簡略化を図る
ことができる。また、ドレインバスライン等の遮光性の
導電体膜を含み、裏面からの露光が妨げられるような場
合でも、予めこの部分を表面から露光しておくことによ
り、一回の感光性膜の形成だけで、チャネル領域層と自
己整合されたゲート電極及びこのゲート電極と接続する
ゲートバスラインを形成しているので、上記と同様に、
工程の簡略化を図ることができる。
【００１７】
【実施例】次に、図面を参照しながら本発明の実施例に
ついて説明する。図１（ａ）〜図７（ｑ）は、本発明の
実施例の制御素子としてスタガ型の薄膜トランジスタ
（ＴＦＴ）を有する液晶装置（ＬＣＤ）の製造方法につ
いて説明する図である。なお、図１（ａ）〜図２
（ｄ），図３（ｆ）〜図４（ｋ），図６（ｎ），図７
（ｐ）は断面図、図２（ｅ），図５（ｌ），（ｍ），図
６（ｏ），図７（ｑ）は上面図で、図２（ｅ）のＡ−Ａ
線断面図を図２（ｄ）に、図６（ｏ）のＢ−Ｂ線断面図
を図６（ｎ）に、図７（ｑ）のＣ−Ｃ線断面図を図７
（ｐ）に示す。
ついて説明する。図１（ａ）〜図７（ｑ）は、本発明の
実施例の制御素子としてスタガ型の薄膜トランジスタ
（ＴＦＴ）を有する液晶装置（ＬＣＤ）の製造方法につ
いて説明する図である。なお、図１（ａ）〜図２
（ｄ），図３（ｆ）〜図４（ｋ），図６（ｎ），図７
（ｐ）は断面図、図２（ｅ），図５（ｌ），（ｍ），図
６（ｏ），図７（ｑ）は上面図で、図２（ｅ）のＡ−Ａ
線断面図を図２（ｄ）に、図６（ｏ）のＢ−Ｂ線断面図
を図６（ｎ）に、図７（ｑ）のＣ−Ｃ線断面図を図７
（ｐ）に示す。
【００１８】まず、図１（ａ）に示すように、ＴＦＴの
チャネル領域層に液晶装置の駆動のためのバックライト
光が当たらないように、合成石英からなる透明基板２１
上の、薄膜トランジスタ（ＴＦＴ）のチャネル領域層を
形成すべき領域を含む領域に、膜厚約６００Åのクロム
（Ｃｒ）膜からなる遮光膜２２を選択的に形成する。こ
のとき、遮光膜２２の幅は、形成されるチャネル領域層
の幅とほぼ同じ大きさに形成しておく。続いて、遮光膜
２２を被覆して膜厚約5000ÅのSiO2膜からなる絶縁膜２
３を形成する。
チャネル領域層に液晶装置の駆動のためのバックライト
光が当たらないように、合成石英からなる透明基板２１
上の、薄膜トランジスタ（ＴＦＴ）のチャネル領域層を
形成すべき領域を含む領域に、膜厚約６００Åのクロム
（Ｃｒ）膜からなる遮光膜２２を選択的に形成する。こ
のとき、遮光膜２２の幅は、形成されるチャネル領域層
の幅とほぼ同じ大きさに形成しておく。続いて、遮光膜
２２を被覆して膜厚約5000ÅのSiO2膜からなる絶縁膜２
３を形成する。
【００１９】次いで、加熱処理により感光反応形式がネ
ガタイプからポジタイプに変化するレジスト膜（第１の
感光性膜）２４を絶縁膜２３上に形成した後、画素電
極，ソース電極，ドレイン電極及びソース電極とドレイ
ン電極との間のチャネル領域層を形成すべき領域以外の
領域のレジスト膜２４を露光マスク（第１の露光マス
ク）２５を用いて選択的に露光する（図１（ｂ））。
ガタイプからポジタイプに変化するレジスト膜（第１の
感光性膜）２４を絶縁膜２３上に形成した後、画素電
極，ソース電極，ドレイン電極及びソース電極とドレイ
ン電極との間のチャネル領域層を形成すべき領域以外の
領域のレジスト膜２４を露光マスク（第１の露光マス
ク）２５を用いて選択的に露光する（図１（ｂ））。
【００２０】次に、温度１２０℃，時間１０分の条件で
加熱処理を行い、レジスト膜２４の感光反応形式をネガ
タイプからポジタイプに変化させる（図１（ｃ））。次
いで、遮光膜２２をマスクとして、透明基板２１の側か
ら遮光膜２２の上方の、ＴＦＴのチャネル領域層を形成
すべき帯状の領域のレジスト膜２４を選択的に露光す
る。このとき、多少、過剰気味に露光を行うことによ
り、遮光膜２２上の非露光部26ｃの幅が遮光膜２２の幅
よりも狭くなるようにする（図２（ｄ），（ｅ））。
加熱処理を行い、レジスト膜２４の感光反応形式をネガ
タイプからポジタイプに変化させる（図１（ｃ））。次
いで、遮光膜２２をマスクとして、透明基板２１の側か
ら遮光膜２２の上方の、ＴＦＴのチャネル領域層を形成
すべき帯状の領域のレジスト膜２４を選択的に露光す
る。このとき、多少、過剰気味に露光を行うことによ
り、遮光膜２２上の非露光部26ｃの幅が遮光膜２２の幅
よりも狭くなるようにする（図２（ｄ），（ｅ））。
【００２１】次に、レジスト膜２４を現像すると、ネガ
タイプのレジスト膜として露光光の照射された領域26ｂ
と、ポジタイプのレジスト膜として露光光の照射されて
いない領域26ｃのレジスト膜が残存する。即ち、ソース
電極とドレイン電極との間のチャネル領域層を形成すべ
き領域と、画素電極，ソース電極及びドレイン電極を形
成すべき領域以外の領域とにそれぞれレジストパターン
（第１のパターン形成膜）24ａ及びレジストパターン
（第２のパターン形成膜）24ｂが形成される（図３
（ｆ））。
タイプのレジスト膜として露光光の照射された領域26ｂ
と、ポジタイプのレジスト膜として露光光の照射されて
いない領域26ｃのレジスト膜が残存する。即ち、ソース
電極とドレイン電極との間のチャネル領域層を形成すべ
き領域と、画素電極，ソース電極及びドレイン電極を形
成すべき領域以外の領域とにそれぞれレジストパターン
（第１のパターン形成膜）24ａ及びレジストパターン
（第２のパターン形成膜）24ｂが形成される（図３
（ｆ））。
【００２２】次いで、画素電極となる膜厚約５００Åの
ＩＴＯ膜２７をスパッタ法により、リンをドープした膜
厚約３００Åのｎ＋型のａ−Ｓｉ膜（ｎ+ ａ−Ｓｉ膜）
２８をプラズマＣＶＤ法により順次全面に形成する。な
お、ＩＴＯ膜２７及びｎ+ ａ−Ｓｉ膜２８の２層の導電
体膜が第１の導電体膜３９を構成する（図３（ｇ））。
ＩＴＯ膜２７をスパッタ法により、リンをドープした膜
厚約３００Åのｎ＋型のａ−Ｓｉ膜（ｎ+ ａ−Ｓｉ膜）
２８をプラズマＣＶＤ法により順次全面に形成する。な
お、ＩＴＯ膜２７及びｎ+ ａ−Ｓｉ膜２８の２層の導電
体膜が第１の導電体膜３９を構成する（図３（ｇ））。
【００２３】次に、残存するレジストパターン24ａ，24
ｂを除去すると、画素電極，ソース電極及びドレイン電
極を形成すべき領域以外のＩＴＯ膜２７／ｎ+ ａ−Ｓｉ
膜２８がレジストパターン24ａ，24ｂとともにリフトオ
フにより除去され、ＩＴＯ膜27ａ／ｎ+ ａ−Ｓｉ膜28ａ
の２層の導電体膜が画素電極，ソース電極を形成すべき
領域に残存するとともに、ＩＴＯ膜27ｂ／ｎ+ ａ−Ｓｉ
膜28ｂの２層の導電体膜がドレイン電極を形成すべき領
域に残存する（図３（ｈ））。
ｂを除去すると、画素電極，ソース電極及びドレイン電
極を形成すべき領域以外のＩＴＯ膜２７／ｎ+ ａ−Ｓｉ
膜２８がレジストパターン24ａ，24ｂとともにリフトオ
フにより除去され、ＩＴＯ膜27ａ／ｎ+ ａ−Ｓｉ膜28ａ
の２層の導電体膜が画素電極，ソース電極を形成すべき
領域に残存するとともに、ＩＴＯ膜27ｂ／ｎ+ ａ−Ｓｉ
膜28ｂの２層の導電体膜がドレイン電極を形成すべき領
域に残存する（図３（ｈ））。
【００２４】次いで、全面に膜厚約２００Åのａ−Ｓｉ
からなる半導体層及びゲート絶縁膜の一部となる膜厚約
５００ÅのＳｉＮ膜からなる絶縁膜をプラズマＣＶＤ法
により順次形成する。続いて、絶縁膜，半導体層及びｎ
+ ａ−Ｓｉ膜28ａ，28ｂを選択的にエッチングして、Ｉ
ＴＯ膜27ａからなる画素電極２９と、画素電極２９と接
続するＩＴＯ膜27ａ／ｎ+ ａ−Ｓｉ膜28ｃからなるソー
ス電極３０と、ＴＦＴのチャネル領域層を形成すべき帯
状の領域を挟んでソース電極３０と対向するＩＴＯ膜27
ｂ／ｎ+ ａ−Ｓｉ膜28ｄからなるドレイン電極３１とを
形成するとともに、対向するソース電極３０及びドレイ
ン電極３１との間が橋渡しされるように半導体層３２，
第１のゲート絶縁膜３３を残存する。これにより、ソー
ス電極３０上の半導体層がソース領域層32ａとなり、ド
レイン電極３１上の半導体層がドレイン領域層32ｂとな
り、ソース電極３０及びドレイン電極３１との間の半導
体層がチャネル領域層32ｃとなっている一のＴＦＴが完
成する。
からなる半導体層及びゲート絶縁膜の一部となる膜厚約
５００ÅのＳｉＮ膜からなる絶縁膜をプラズマＣＶＤ法
により順次形成する。続いて、絶縁膜，半導体層及びｎ
+ ａ−Ｓｉ膜28ａ，28ｂを選択的にエッチングして、Ｉ
ＴＯ膜27ａからなる画素電極２９と、画素電極２９と接
続するＩＴＯ膜27ａ／ｎ+ ａ−Ｓｉ膜28ｃからなるソー
ス電極３０と、ＴＦＴのチャネル領域層を形成すべき帯
状の領域を挟んでソース電極３０と対向するＩＴＯ膜27
ｂ／ｎ+ ａ−Ｓｉ膜28ｄからなるドレイン電極３１とを
形成するとともに、対向するソース電極３０及びドレイ
ン電極３１との間が橋渡しされるように半導体層３２，
第１のゲート絶縁膜３３を残存する。これにより、ソー
ス電極３０上の半導体層がソース領域層32ａとなり、ド
レイン電極３１上の半導体層がドレイン領域層32ｂとな
り、ソース電極３０及びドレイン電極３１との間の半導
体層がチャネル領域層32ｃとなっている一のＴＦＴが完
成する。
【００２５】次に、一のＴＦＴのドレイン電極３１及び
不図示の他のＴＦＴのドレイン電極を互いに接続するド
レインバスライン３４を形成した（図４（ｉ））後、ゲ
ート絶縁膜の一部となる膜厚約3000ÅのＳｉＮ膜からな
る第２のゲート絶縁膜３５を形成する。
不図示の他のＴＦＴのドレイン電極を互いに接続するド
レインバスライン３４を形成した（図４（ｉ））後、ゲ
ート絶縁膜の一部となる膜厚約3000ÅのＳｉＮ膜からな
る第２のゲート絶縁膜３５を形成する。
【００２６】次いで、第２のゲート絶縁膜３５上にゲー
ト電極及びゲートバスラインとなる膜厚約3000ÅのＩＴ
Ｏ膜（第２の導電体膜）３６を形成した（図４（ｊ））
後、加熱により感光反応のタイプがネガタイプからポジ
タイプに変化するレジスト膜（第２の感光性膜）３７を
ＩＴＯ膜３６上に形成する（図４（ｋ））。
ト電極及びゲートバスラインとなる膜厚約3000ÅのＩＴ
Ｏ膜（第２の導電体膜）３６を形成した（図４（ｊ））
後、加熱により感光反応のタイプがネガタイプからポジ
タイプに変化するレジスト膜（第２の感光性膜）３７を
ＩＴＯ膜３６上に形成する（図４（ｋ））。
【００２７】次に、ゲートバスラインを形成すべき領域
のレジスト膜３７を不図示の露光マスク（第２の露光マ
スク）を用いて選択的に露光する（図５（ｌ））。続い
て、温度１２０℃，時間１０分の条件で加熱処理を行
い、ネガタイプのレジスト膜３７をポジタイプのレジス
ト膜３７に変化させる。ここで、次の工程で通常に透明
基板２１側から露光光を照射した場合、ドレインバスラ
イン３４の影になるため、ドレインバスライン３４上方
のレジスト膜３７には露光光が当たらず、レジスト膜３
７を現像するとこの部分にはレジスト膜３７が残存す
る。従って、次に、予めドレインバスライン３４上方の
レジスト膜３７を不図示の露光マスクを用いて表面側か
ら露光して、現像により除去できるようにしておく（図
５（ｍ））。
のレジスト膜３７を不図示の露光マスク（第２の露光マ
スク）を用いて選択的に露光する（図５（ｌ））。続い
て、温度１２０℃，時間１０分の条件で加熱処理を行
い、ネガタイプのレジスト膜３７をポジタイプのレジス
ト膜３７に変化させる。ここで、次の工程で通常に透明
基板２１側から露光光を照射した場合、ドレインバスラ
イン３４の影になるため、ドレインバスライン３４上方
のレジスト膜３７には露光光が当たらず、レジスト膜３
７を現像するとこの部分にはレジスト膜３７が残存す
る。従って、次に、予めドレインバスライン３４上方の
レジスト膜３７を不図示の露光マスクを用いて表面側か
ら露光して、現像により除去できるようにしておく（図
５（ｍ））。
【００２８】次に、遮光膜２２をマスクとして透明基板
２１側よりレジスト膜３７を選択的に露光した（図６
（ｎ），（ｏ））後、レジスト膜２４を現像すると、ネ
ガタイプのレジスト膜３７として露光光の照射された領
域38ｂと、ポジタイプのレジスト膜３７として露光光の
照射されていない領域38ｅのレジスト膜が残存する。即
ち、チャネル領域層32ｃの上方の、ゲート電極を形成す
べき領域にほぼチャネル領域層32ｃの幅と同じ大きさの
レジストパターン（第３のパターン形成膜）37ａを形成
されるとともに、ゲートバスラインを形成すべき領域に
レジストパターン（第４のパターン形成膜）37ｂを形成
される。
２１側よりレジスト膜３７を選択的に露光した（図６
（ｎ），（ｏ））後、レジスト膜２４を現像すると、ネ
ガタイプのレジスト膜３７として露光光の照射された領
域38ｂと、ポジタイプのレジスト膜３７として露光光の
照射されていない領域38ｅのレジスト膜が残存する。即
ち、チャネル領域層32ｃの上方の、ゲート電極を形成す
べき領域にほぼチャネル領域層32ｃの幅と同じ大きさの
レジストパターン（第３のパターン形成膜）37ａを形成
されるとともに、ゲートバスラインを形成すべき領域に
レジストパターン（第４のパターン形成膜）37ｂを形成
される。
【００２９】次いで、レジストパターン37ａ，37ｂをマ
スクとしてＩＴＯ膜３６を選択的にエッチング・除去
し、ＩＴＯ膜からなるゲート電極36ａ及びゲートバスラ
イン36ｂを形成する（図７（ｐ），（ｑ））。その後、
全面に不図示の液晶膜を形成すると、液晶装置が完成す
る。
スクとしてＩＴＯ膜３６を選択的にエッチング・除去
し、ＩＴＯ膜からなるゲート電極36ａ及びゲートバスラ
イン36ｂを形成する（図７（ｐ），（ｑ））。その後、
全面に不図示の液晶膜を形成すると、液晶装置が完成す
る。
【００３０】以上のように、本発明の実施例によれば、
同一の遮光膜２２をマスクとするホトリソグラフィー法
により、ソース電極３０とドレイン電極３１との間のチ
ャネル領域層32ｃが形成される空隙と、チャネル領域層
32ｃ上のゲート電極36ａとを形成している。従って、ソ
ース電極３０とドレイン電極３１との間のチャネル領域
層32ｃの幅とゲート電極36ａの幅とはほぼ等しく、かつ
共に遮光膜２２の上方に位置が整合するように形成する
ことができる。このため、ソース電極３０及びドレイン
電極３１とゲート電極36ａとの重なりは極めて少なくな
るので、ＴＦＴ素子の寄生容量を小さくして、液晶装置
の高速化を図ることができる。
同一の遮光膜２２をマスクとするホトリソグラフィー法
により、ソース電極３０とドレイン電極３１との間のチ
ャネル領域層32ｃが形成される空隙と、チャネル領域層
32ｃ上のゲート電極36ａとを形成している。従って、ソ
ース電極３０とドレイン電極３１との間のチャネル領域
層32ｃの幅とゲート電極36ａの幅とはほぼ等しく、かつ
共に遮光膜２２の上方に位置が整合するように形成する
ことができる。このため、ソース電極３０及びドレイン
電極３１とゲート電極36ａとの重なりは極めて少なくな
るので、ＴＦＴ素子の寄生容量を小さくして、液晶装置
の高速化を図ることができる。
【００３１】また、透明基板２１と反対側の表面から露
光マスクを用いて選択的に露光光を照射しているが、露
光マスクを用いずに露光光を絞れる装置を用いて選択的
に露光光を照射してもよい。
光マスクを用いて選択的に露光光を照射しているが、露
光マスクを用いずに露光光を絞れる装置を用いて選択的
に露光光を照射してもよい。
【００３２】
【発明の効果】以上のように、本発明の実施例によれ
ば、透明基板上の遮光膜をマスクとするホトリソグラフ
ィー法により、ソース電極及びドレイン電極を形成すべ
き領域の間のチャネル領域層を形成すべき領域を形成
し、かつ同じ遮光膜をマスクとするホトリソグラフィー
法によりゲート電極を形成している。従って、チャネル
領域層の両側のソース電極及びドレイン電極とゲート電
極とは自己整合されるので、ソース電極及びドレイン電
極とゲート電極との重なりを極めて少なくすることがで
きる。これにより、電極間の浮遊容量の低減を図ること
ができ、このため、液晶装置の高速化を図ることができ
る。
ば、透明基板上の遮光膜をマスクとするホトリソグラフ
ィー法により、ソース電極及びドレイン電極を形成すべ
き領域の間のチャネル領域層を形成すべき領域を形成
し、かつ同じ遮光膜をマスクとするホトリソグラフィー
法によりゲート電極を形成している。従って、チャネル
領域層の両側のソース電極及びドレイン電極とゲート電
極とは自己整合されるので、ソース電極及びドレイン電
極とゲート電極との重なりを極めて少なくすることがで
きる。これにより、電極間の浮遊容量の低減を図ること
ができ、このため、液晶装置の高速化を図ることができ
る。
【図１】本発明の実施例のＴＦＴアクティブマトリクス
ＬＣＤの製造方法について説明する図（その１）であ
る。
ＬＣＤの製造方法について説明する図（その１）であ
る。
【図２】本発明の実施例のＴＦＴアクティブマトリクス
ＬＣＤの製造方法について説明する図（その２）であ
る。
ＬＣＤの製造方法について説明する図（その２）であ
る。
【図３】本発明の実施例のＴＦＴアクティブマトリクス
ＬＣＤの製造方法について説明する図（その３）であ
る。
ＬＣＤの製造方法について説明する図（その３）であ
る。
【図４】本発明の実施例のＴＦＴアクティブマトリクス
ＬＣＤの製造方法について説明する図（その４）であ
る。
ＬＣＤの製造方法について説明する図（その４）であ
る。
【図５】本発明の実施例のＴＦＴアクティブマトリクス
ＬＣＤの製造方法について説明する図（その５）であ
る。
ＬＣＤの製造方法について説明する図（その５）であ
る。
【図６】本発明の実施例のＴＦＴアクティブマトリクス
ＬＣＤの製造方法について説明する図（その６）であ
る。
ＬＣＤの製造方法について説明する図（その６）であ
る。
【図７】本発明の実施例のＴＦＴアクティブマトリクス
ＬＣＤの製造方法について説明する図（その７）であ
る。
ＬＣＤの製造方法について説明する図（その７）であ
る。
【図８】従来例のＴＦＴアクティブマトリクスＬＣＤの
製造方法について説明する断面図（その１）である。
製造方法について説明する断面図（その１）である。
【図９】従来例のＴＦＴアクティブマトリクスＬＣＤの
製造方法について説明する断面図（その２）である。
製造方法について説明する断面図（その２）である。
【図１０】従来例のＴＦＴアクティブマトリクスＬＣＤ
の製造方法について説明する断面図（その３）である。
の製造方法について説明する断面図（その３）である。
２１ 透明基板、 ２２ 遮光膜、 ２３ 絶縁膜、 ２４ レジスト膜（第１の感光性膜）、 24ａ レジストパターン（第１のパターン形成膜）、 24ｂ レジストパターン（第２のパターン形成膜）、 ２５ 露光マスク（第１の露光マスク）、 26ａ，26ｃ，38ａ，38ｃ，38ｅ 非露光部、 26ｂ，26ｄ，38ｂ，38ｄ 露光部、 ２７，27ａ，27ｂ ＩＴＯ膜、 ２８，28ａ，28ｂ，28ｃ，28ｄ ａ−Ｓｉ膜、 ２９ 画素電極、 ３０ ソース電極、 ３１ ドレイン電極、 ３２ 半導体層、 32ａ ソース領域層、 32ｂ ドレイン領域層、 32ｃ チャネル領域層、 ３３ 第１のゲート絶縁膜、 ３４ ドレインバスライン、 ３５ 第２のゲート絶縁膜、 ３６ ＩＴＯ膜（第２の導電体膜）、 ３７ レジスト膜（第２の感光性膜）、 37ａ レジストパターン（第３のパターン形成膜）、 37ｂ レジストパターン（第４のパターン形成膜）、 ３９ 第１の導電体膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ａ 8728−4Ｍ
Claims (5)
- 【請求項１】 透明基板上に遮光膜を選択的に形成した
後、絶縁膜を形成する工程と、 前記遮光膜をマスクとするホトリソグラフィー法によ
り、前記遮光膜の上方の絶縁膜上であって、前記ソース
電極及びドレイン電極を形成すべき領域の間のチャネル
領域層を形成すべき領域に選択的に第１のパターン形成
膜を形成するとともに、第１の露光マスクを用いたホト
リソグラフィー法により、前記絶縁膜上であって、画素
電極，ソース電極及びドレイン電極を形成すべき領域以
外の領域に選択的に第２のパターン形成膜を形成する工
程と、 前記第１及び第２のパターン形成膜を介して前記絶縁膜
上に露光光を透過する第１の導電体膜を形成する工程
と、 前記第１及び第２のパターン形成膜を除去して、リフト
オフにより前記第１の導電体膜からなる画素電極，ソー
ス電極及びドレイン電極を形成する工程と、 前記ソース電極及びドレイン電極を橋渡しするように選
択的に半導体層及び第１のゲート絶縁膜を形成するとと
もに、前記ドレイン電極と接続するドレインバスライン
を形成する工程と、 前記第１のゲート絶縁膜上に第２のゲート絶縁膜と露光
光を透過する第２の導電体膜とを順次形成する工程と、 前記遮光膜をマスクとするホトリソグラフィー法により
前記遮光膜の上方の第２の導電体膜上に第３のパターン
形成膜を形成するとともに、第２の露光マスクを用いた
ホトリソグラフィー法により、ゲートバスラインを形成
すべき領域の第２の導電体膜上に第４のパターン形成膜
を形成する工程と、 前記第３及び第４のパターン形成膜をマスクとして前記
第２の導電体膜をエッチング・除去し、前記第２のゲー
ト絶縁膜上に前記第２の導電体膜からなるゲート電極及
び該ゲート電極と接続するゲートバスラインを形成する
工程とを有する液晶装置の製造方法。 - 【請求項２】 前記第１及び第２のパターン形成膜を形
成する工程においては、 加熱処理により感光反応形式がネガタイプとポジタイプ
との間で逆転する第１の感光性膜を前記絶縁膜上に形成
する工程と、 前記透明基板と反対側の表面側から、画素電極，ソース
電極，ドレイン電極及び遮光膜の上方であってソース電
極とドレイン電極との間のチャネル領域層を形成すべき
領域以外の領域の第１の感光性膜に選択的に露光光を照
射した後、加熱処理して前記第１の感光性膜の感光反応
形式を逆転する工程と、 前記遮光膜をマスクとして前記透明基板側から前記第１
の感光性膜に選択的に露光光を照射した後、前記第１の
感光性膜を現像し、前記絶縁膜上であって、前記遮光膜
の上方のチャネル領域層を形成すべき領域と、前記画素
電極，ソース電極及びドレイン電極を形成すべき領域以
外の領域とにそれぞれ第１及び第２のパターン形成膜を
形成する工程とを含むことを特徴とする請求項１記載の
液晶装置の製造方法。 - 【請求項３】 前記第３及び第４のパターン形成膜を形
成する工程においては、 前記第２の導電体膜上に加熱処理により感光反応形式が
ネガタイプとポジタイプとの間で逆転する第２の感光性
膜を形成する工程と、 前記ゲートバスラインを形成すべき領域の第２の感光性
膜に選択的に露光光を照射した後、加熱処理して前記第
２の感光性膜の感光反応形式を逆転する工程と、 前記ドレインバスライン上方の領域に選択的に露光光を
照射するとともに、前記遮光膜をマスクとして前記透明
基板側から前記第２の感光性膜に選択的に露光光を照射
した後、前記第２の感光性膜を現像し、前記第２の導電
体膜上であって、前記遮光膜の上方のゲート電極を形成
すべき領域、及び前記ゲートバスラインを形成すべき領
域にそれぞれ第３及び第４のパターン形成膜を形成する
工程とを含むことを特徴とする請求項１又は請求項２記
載の液晶装置の製造方法。 - 【請求項４】 前記ドレインバスラインはＡｌ膜等の遮
光性の導電体膜であることを特徴とする請求項３記載の
液晶装置の製造方法。 - 【請求項５】 前記第１の導電体膜はＩＴＯ膜／ｎ+ ａ
−Ｓｉ膜の２層の導電体膜であり、前記第２の導電体膜
はＩＴＯ膜であり、前記第１及び第２のゲート絶縁膜は
シリコン窒化膜であることを特徴とする請求項１，請求
項２，請求項３又は請求項４記載の液晶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34350191A JP3105606B2 (ja) | 1991-12-25 | 1991-12-25 | 液晶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34350191A JP3105606B2 (ja) | 1991-12-25 | 1991-12-25 | 液晶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175233A true JPH05175233A (ja) | 1993-07-13 |
| JP3105606B2 JP3105606B2 (ja) | 2000-11-06 |
Family
ID=18362005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34350191A Expired - Fee Related JP3105606B2 (ja) | 1991-12-25 | 1991-12-25 | 液晶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105606B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268615B1 (ko) * | 1996-03-19 | 2000-10-16 | 니시무로 타이죠 | 액티브매트릭스표시장치 |
| WO2005024956A1 (ja) * | 2003-09-04 | 2005-03-17 | Hitachi, Ltd. | 電極基板、薄膜トランジスタ、表示装置、及びその製造方法 |
| JP2006286719A (ja) * | 2005-03-31 | 2006-10-19 | Toppan Printing Co Ltd | 薄膜トランジスタの製造方法 |
-
1991
- 1991-12-25 JP JP34350191A patent/JP3105606B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268615B1 (ko) * | 1996-03-19 | 2000-10-16 | 니시무로 타이죠 | 액티브매트릭스표시장치 |
| WO2005024956A1 (ja) * | 2003-09-04 | 2005-03-17 | Hitachi, Ltd. | 電極基板、薄膜トランジスタ、表示装置、及びその製造方法 |
| GB2420017A (en) * | 2003-09-04 | 2006-05-10 | Hitachi Ltd | Electrode substrate, thin-film transistor, display, and its production method |
| GB2420017B (en) * | 2003-09-04 | 2007-05-09 | Hitachi Ltd | Thin-film transistor substrate, and its production method |
| US7521716B2 (en) | 2003-09-04 | 2009-04-21 | Hitachi, Ltd. | Electrode substrate, thin-film transistor, display and its production method |
| JP2006286719A (ja) * | 2005-03-31 | 2006-10-19 | Toppan Printing Co Ltd | 薄膜トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3105606B2 (ja) | 2000-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7907226B2 (en) | Method of fabricating an array substrate for liquid crystal display device | |
| KR101905757B1 (ko) | 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법 | |
| TW482938B (en) | Display device and manufacturing method thereof | |
| US5441905A (en) | Process of making self-aligned amorphous-silicon thin film transistors | |
| US20050218404A1 (en) | Reflective liquid crystal display device | |
| KR100322968B1 (ko) | 프린지 필드 구동 액정 표시 장치의 제조방법 | |
| KR100325072B1 (ko) | 고개구율및고투과율액정표시장치의제조방법 | |
| EP1396019B1 (en) | Thin film transistor self-aligned to a light-shield layer | |
| US7576809B2 (en) | Array substrate for liquid crystal display device and manufacturing method thereof | |
| JP2003517641A (ja) | アクティブマトリクスデバイスの製造方法 | |
| JPH10290012A (ja) | アクティブマトリクス型液晶表示装置およびその製造方法 | |
| JP2678044B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JP2002250934A (ja) | 液晶用マトリクス基板の製造方法 | |
| US20020140877A1 (en) | Thin film transistor for liquid crystal display and method of forming the same | |
| US6972219B2 (en) | Thin film transistor self-aligned to a light-shield layer | |
| JP3105606B2 (ja) | 液晶装置の製造方法 | |
| JP3071964B2 (ja) | 液晶表示装置の製造方法 | |
| JPH0543095B2 (ja) | ||
| JPH06101478B2 (ja) | 薄膜トランジスタとその製造方法 | |
| KR100796747B1 (ko) | 박막 트랜지스터 어레이 기판의 제조 방법 | |
| JP3030751B2 (ja) | 薄膜トランジスタ | |
| KR100205867B1 (ko) | 액티브매트릭스기판의 제조방법 및 그 방법에 의해제조되는액티브매트릭스기판 | |
| JPH07142737A (ja) | 薄膜トランジスタの製造方法 | |
| KR20010010116A (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
| JPH03157624A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000822 |
|
| LAPS | Cancellation because of no payment of annual fees |