JPH03157624A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH03157624A JPH03157624A JP1296903A JP29690389A JPH03157624A JP H03157624 A JPH03157624 A JP H03157624A JP 1296903 A JP1296903 A JP 1296903A JP 29690389 A JP29690389 A JP 29690389A JP H03157624 A JPH03157624 A JP H03157624A
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- Pending
Links
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は薄膜トランジスタ（以下、ＴＰＴと称する）、
特にアクティブマトリクス型液晶表示装置用のトランジ
スタアレーに好適なＴＰＴの製造方法に関する。
特にアクティブマトリクス型液晶表示装置用のトランジ
スタアレーに好適なＴＰＴの製造方法に関する。
（ロ）従来の技術
近年、非晶質半導体膜形成技術の進歩により、同、一基
板上にスイッチング特性が均一なＴＰＴを大量に形成で
きるようになったため、これによるＴＰＴアレーを用い
たアクティブマトリクス型液晶表示装置が実用化されつ
つある。
板上にスイッチング特性が均一なＴＰＴを大量に形成で
きるようになったため、これによるＴＰＴアレーを用い
たアクティブマトリクス型液晶表示装置が実用化されつ
つある。
第４図に従来の液晶表示装置用ＴＦＴアレーのＴＦＴ部
分の断面図を示す。同図のＴＰＴは、ガラス等の透明絶
縁性基板１上に、ゲート電極２、ゲート絶縁膜３、非晶
質半導体１１１！４、表示電極５、ソース電極並びにド
レイン電極６、絶縁膜７、遮光膜８を順次積層したもの
である。同図の遮光膜８は上記非晶質半導体膜４が光を
受けて、ＴＰＴが誤動作するのを防止するために、非晶
質半導体８１！４をカバーできる大きさに形成されてい
る（特開昭５６−１４０３２１１゜ 同図のＴＰＴの製造は、まずガラス等の絶縁性基板の上
にスパッタ法・蒸着法等によりゲート電極材料を形成し
、フォトリソグラフ法等によりゲート電極２を形成する
。次に、その上にゲート絶Ｉｔ膜３、非晶質半導体膜４
をＰ−ＣＶＤ法等によフ順次成膜し、７オトリングラフ
法等によりパターン形成する。その後、透明導を膜で表
示電極５を形成してさらに、ＡＩ等の金属でソース電極
並びにドレイン電極６を形成し、これら電極が形成され
た基板全面にＴＰＴの保護膜となる絶縁膜７を成膜する
。そして最後に、不透明、即ち非道光性である金属膜等
により光遮蔽膜８を上記非晶質半導体膜４上の位置に形
成する。
分の断面図を示す。同図のＴＰＴは、ガラス等の透明絶
縁性基板１上に、ゲート電極２、ゲート絶縁膜３、非晶
質半導体１１１！４、表示電極５、ソース電極並びにド
レイン電極６、絶縁膜７、遮光膜８を順次積層したもの
である。同図の遮光膜８は上記非晶質半導体膜４が光を
受けて、ＴＰＴが誤動作するのを防止するために、非晶
質半導体８１！４をカバーできる大きさに形成されてい
る（特開昭５６−１４０３２１１゜ 同図のＴＰＴの製造は、まずガラス等の絶縁性基板の上
にスパッタ法・蒸着法等によりゲート電極材料を形成し
、フォトリソグラフ法等によりゲート電極２を形成する
。次に、その上にゲート絶Ｉｔ膜３、非晶質半導体膜４
をＰ−ＣＶＤ法等によフ順次成膜し、７オトリングラフ
法等によりパターン形成する。その後、透明導を膜で表
示電極５を形成してさらに、ＡＩ等の金属でソース電極
並びにドレイン電極６を形成し、これら電極が形成され
た基板全面にＴＰＴの保護膜となる絶縁膜７を成膜する
。そして最後に、不透明、即ち非道光性である金属膜等
により光遮蔽膜８を上記非晶質半導体膜４上の位置に形
成する。
（ハ）発明が解決しようとする課組
ヒ述の如き従来のＴＰＴの製造方法では、製造工程が複
雑であるためコストがかかるという問題点が指摘されて
おり、使用するマスク枚数の減少や製造工程の簡略化が
要望されている。
雑であるためコストがかかるという問題点が指摘されて
おり、使用するマスク枚数の減少や製造工程の簡略化が
要望されている。
本発明はこのような問題点に鑑み、特に遮光膜の製造工
程を簡略化し、かつ高性能なＴＰＴを得ることのできる
製造方法を提供することを課題とするものである。
程を簡略化し、かつ高性能なＴＰＴを得ることのできる
製造方法を提供することを課題とするものである。
（ニ）課題を解決するための手段
本発明のＴＰＴの製造方法は、遮光膜を背面露光に、よ
りゲート・ソース・ドレインの不透ＦＩＩＩ電極の反転
パターンのレジストを形成し、該レジストをマスクにし
たリフトオフ法により、ゲート・ソース・ドレインの各
不透明電極が集合したＴＰＴ区画に対して自己整合的に
形成するものである。
りゲート・ソース・ドレインの不透ＦＩＩＩ電極の反転
パターンのレジストを形成し、該レジストをマスクにし
たリフトオフ法により、ゲート・ソース・ドレインの各
不透明電極が集合したＴＰＴ区画に対して自己整合的に
形成するものである。
（ホ）作用
本発明によれば、自己整合法を使用することによりパタ
ーンニングのマスク枚数を減少させることができ、さら
にリフトオフ法を適用することで工・ノチング工程を省
略できるので、簡単なプロセスで高性能のＴＰＴが作成
可能となり、製造コストの低減を図ることができる。
ーンニングのマスク枚数を減少させることができ、さら
にリフトオフ法を適用することで工・ノチング工程を省
略できるので、簡単なプロセスで高性能のＴＰＴが作成
可能となり、製造コストの低減を図ることができる。
（へ）実施例
以下、本発明の実施例について図面を参照しながら説明
する。第１図はＴＰＴの断面図を示し、第２図は平面図
を示すものである。また、第３図（ａ）〜（ｄ）は工程
順の断面図をしめす。
する。第１図はＴＰＴの断面図を示し、第２図は平面図
を示すものである。また、第３図（ａ）〜（ｄ）は工程
順の断面図をしめす。
まず、ガラス等の透明な絶縁基板１上にスパッタ法・蒸
着法等によりクロムや金からなるゲート電極材料を形成
し、７オトリソグラフ法等によリゲート電極２を形成す
るＵ第３図（ａＮ。その上に酸化シリコンあるいは窒化
シリコンにてゲート絶縁膜３、さらにアモルファスシリ
コンからなる半導体膜４をＰ−ＣＶＤ法等により順次成
膜し、フォトリングラフ法等によりパターン形成する［
第３図（ｂ）］。この時のパターンニングにより、上記
半導体膜４は上記ゲート電極２上に配置される。
着法等によりクロムや金からなるゲート電極材料を形成
し、７オトリソグラフ法等によリゲート電極２を形成す
るＵ第３図（ａＮ。その上に酸化シリコンあるいは窒化
シリコンにてゲート絶縁膜３、さらにアモルファスシリ
コンからなる半導体膜４をＰ−ＣＶＤ法等により順次成
膜し、フォトリングラフ法等によりパターン形成する［
第３図（ｂ）］。この時のパターンニングにより、上記
半導体膜４は上記ゲート電極２上に配置される。
次に、スパッタ法等によりＩＴＯ材料からなる透明導電
膜を膜付し、７オトリソグラフ法等により表示電極５を
形成する。その後、スパッタ法・蒸着法等によりＡＩ等
の金属を膜付し、７オトリソグラフ法等によりソース電
極並びにドレイン電極６を形成した後、Ｐ−ＣＶＤ法等
により酸化ジノコンあるいは窒化シリコンなどからなる
絶縁膜７を成膜する［第３図（Ｃ）］。この時のソース
電極並びにドレイン電極６は上記半導体１１１４上に互
いに分離されて設けられ、上記ゲート電極２とはそれぞ
れ一部重なりあう位置関係となるので、ゲート電極２、
及びソース電極並びにドレイン電極６の連続した集合区
画で上記半導体膜４が完全にカバーされる。
膜を膜付し、７オトリソグラフ法等により表示電極５を
形成する。その後、スパッタ法・蒸着法等によりＡＩ等
の金属を膜付し、７オトリソグラフ法等によりソース電
極並びにドレイン電極６を形成した後、Ｐ−ＣＶＤ法等
により酸化ジノコンあるいは窒化シリコンなどからなる
絶縁膜７を成膜する［第３図（Ｃ）］。この時のソース
電極並びにドレイン電極６は上記半導体１１１４上に互
いに分離されて設けられ、上記ゲート電極２とはそれぞ
れ一部重なりあう位置関係となるので、ゲート電極２、
及びソース電極並びにドレイン電極６の連続した集合区
画で上記半導体膜４が完全にカバーされる。
次に、ネガレジストを上記絶縁膜７上の全面に塗布し、
背面露光により不透明なゲート電極２、及びソース電極
並びにドレイン電極６の集合区画を反転したレジストパ
ターン９を得る。［第３図（ｄ）］。なお、この際のレ
ジストパターン９の寸法は露光量により制御できる。
背面露光により不透明なゲート電極２、及びソース電極
並びにドレイン電極６の集合区画を反転したレジストパ
ターン９を得る。［第３図（ｄ）］。なお、この際のレ
ジストパターン９の寸法は露光量により制御できる。
この後、第３図（ｄ）の如く形成されたレジストパター
ン９とこれから露出した絶縁膜７上に非透光性であるク
ロムなどの金属膜等を成膜し、上記レジストパターン９
をマスクとしたり７トオフ法により不透明なゲート電極
２、及びソース電極並びにドレイン電極６の集合区画に
対して自己整合的に遮光膜１０を形成する事によって、
第１図に示す如く遮光膜１０を備えたＴＰＴが製造でき
る。なお、この遮光膜１０は第２図の平面図に示したよ
うにハツチングされた電極の集合区画をカバーするので
、ＴＰＴ位置のみならずブラックマトリクマスクのよう
に格子状の画素間隙位置にも配置されることになる。
ン９とこれから露出した絶縁膜７上に非透光性であるク
ロムなどの金属膜等を成膜し、上記レジストパターン９
をマスクとしたり７トオフ法により不透明なゲート電極
２、及びソース電極並びにドレイン電極６の集合区画に
対して自己整合的に遮光膜１０を形成する事によって、
第１図に示す如く遮光膜１０を備えたＴＰＴが製造でき
る。なお、この遮光膜１０は第２図の平面図に示したよ
うにハツチングされた電極の集合区画をカバーするので
、ＴＰＴ位置のみならずブラックマトリクマスクのよう
に格子状の画素間隙位置にも配置されることになる。
（ト）発明の効果
本弛明のＴＰＴの製造方法によれば、半導体膜をカバー
する遮光膜が背面露光によりゲート・ソース・ドレイン
の不透明電極の反転パターンのレジストを形成し、該レ
ジストをマスクにしたリフトオフ法により、自己整合的
に形成でき、これによって製造工程の簡略化を実現し製
造コストの低減が図れる。しかもこの遮光膜によって半
導体膜を確実に遮光できるので、特にバックライトを用
いた液晶Ｔ Ｖ用パネルの如く光照射状態で用いる液晶
表示装置用ＴＰＴアレーに最適な信頼性の高いＴＰＴを
得ることができる。
する遮光膜が背面露光によりゲート・ソース・ドレイン
の不透明電極の反転パターンのレジストを形成し、該レ
ジストをマスクにしたリフトオフ法により、自己整合的
に形成でき、これによって製造工程の簡略化を実現し製
造コストの低減が図れる。しかもこの遮光膜によって半
導体膜を確実に遮光できるので、特にバックライトを用
いた液晶Ｔ Ｖ用パネルの如く光照射状態で用いる液晶
表示装置用ＴＰＴアレーに最適な信頼性の高いＴＰＴを
得ることができる。
第１図は本発明製造方法で得られるＴＰＴの断面図、第
２図は本発明製造方法で得られるＴＰＴアレーの平面図
、第３図（ａ）〜（ｄ）は本発明方法を示すＴＰＴの製
造工程順の断面図、第４図は従来のＴＰＴの断面図であ
る。
２図は本発明製造方法で得られるＴＰＴアレーの平面図
、第３図（ａ）〜（ｄ）は本発明方法を示すＴＰＴの製
造工程順の断面図、第４図は従来のＴＰＴの断面図であ
る。
Claims (1)
- （１）透明な絶縁基板上に不透明なゲート電極と半導体
膜と不透明なソース並びにドレイン電極膜と遮光膜を積
層形成してなる薄膜トランジスタにおいて、前記遮光膜
を背面露光によりゲート、ソース、及びドレインの各不
透明電極の反転パターンのレジストを形成し、該レジス
トをマスクとしたリフトオフ法により、ゲート、ソース
、及びドレインの各不透明電極に対して自己整合的に形
成することを特徴とした薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296903A JPH03157624A (ja) | 1989-11-15 | 1989-11-15 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296903A JPH03157624A (ja) | 1989-11-15 | 1989-11-15 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03157624A true JPH03157624A (ja) | 1991-07-05 |
Family
ID=17839650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1296903A Pending JPH03157624A (ja) | 1989-11-15 | 1989-11-15 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03157624A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993000603A1 (fr) * | 1991-06-28 | 1993-01-07 | Dai Nippon Printing Co., Ltd. | Tableau a matrice noire et methode de fabrication, panneau d'affichage a cristaux liquides et methode de fabrication |
| US5477355A (en) * | 1992-01-28 | 1995-12-19 | Hitachi, Ltd. | Process for producing the passivation layer of an active matrix substrate by back exposure |
| JPH0980476A (ja) * | 1995-09-12 | 1997-03-28 | Nec Corp | アクティブマトリックス基板とその製造方法 |
| JP2010134362A (ja) * | 2008-12-08 | 2010-06-17 | Toppan Printing Co Ltd | 薄膜トランジスタアレイ及びその製造方法 |
-
1989
- 1989-11-15 JP JP1296903A patent/JPH03157624A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993000603A1 (fr) * | 1991-06-28 | 1993-01-07 | Dai Nippon Printing Co., Ltd. | Tableau a matrice noire et methode de fabrication, panneau d'affichage a cristaux liquides et methode de fabrication |
| US5477355A (en) * | 1992-01-28 | 1995-12-19 | Hitachi, Ltd. | Process for producing the passivation layer of an active matrix substrate by back exposure |
| JPH0980476A (ja) * | 1995-09-12 | 1997-03-28 | Nec Corp | アクティブマトリックス基板とその製造方法 |
| JP2010134362A (ja) * | 2008-12-08 | 2010-06-17 | Toppan Printing Co Ltd | 薄膜トランジスタアレイ及びその製造方法 |
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