JPH07109879B2 - 超高集積ｄｒａｍ及びその製造方法 - Google Patents
超高集積ｄｒａｍ及びその製造方法Info
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- JPH07109879B2 JPH07109879B2 JP2056774A JP5677490A JPH07109879B2 JP H07109879 B2 JPH07109879 B2 JP H07109879B2 JP 2056774 A JP2056774 A JP 2056774A JP 5677490 A JP5677490 A JP 5677490A JP H07109879 B2 JPH07109879 B2 JP H07109879B2
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- silicon layer
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- oxide film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、DRAMセル、及びその製造方法に関し、特に
スタックキャパシタ（Stacked Strage Capacitor）の
構造を有する超高集積DRAMセル及びその製造方法に関す
る。
スタックキャパシタ（Stacked Strage Capacitor）の
構造を有する超高集積DRAMセル及びその製造方法に関す
る。
DRAMセルは、ドレイン−ソース通路がビットラインとセ
ルノード間の接続された一つのトランジスタと上記セル
ノードとセルプレート間に接続された一つのスタックキ
ャパシタで構成されている。DRAMメモリ密度の増加に伴
い、DRAMセルの占有する面積が減少するので、スタック
キャパシタの容量を極大化するために三次元構造のトレ
ンチ（Trench）構造とスタック構造のDRAMセルが開発さ
れてきた。トレンチ構造のスタックキャパシタは半導体
基板に形成された溝内にスタックキャパシタを形成する
ものである。スタック構造のスタックキャパシタは半導
体基板上に集積されたスタックキャパシタを形成する。
ルノード間の接続された一つのトランジスタと上記セル
ノードとセルプレート間に接続された一つのスタックキ
ャパシタで構成されている。DRAMメモリ密度の増加に伴
い、DRAMセルの占有する面積が減少するので、スタック
キャパシタの容量を極大化するために三次元構造のトレ
ンチ（Trench）構造とスタック構造のDRAMセルが開発さ
れてきた。トレンチ構造のスタックキャパシタは半導体
基板に形成された溝内にスタックキャパシタを形成する
ものである。スタック構造のスタックキャパシタは半導
体基板上に集積されたスタックキャパシタを形成する。
スタックキャパシタ型のDRAMセルはキャパシタを基板上
に積層して製造するため、トレンチキャパシタ型のDRAM
セルより容易に製造し得る利点がある。また、スタック
キャパシタ型のDRAMセルはトレンチキャパシタ型のDRAM
セルより発生されるトレンチに隣接するトレンチ間の漏
洩及びパンチスルー（Punch−through）のような電気的
な問題点を保有しない。
に積層して製造するため、トレンチキャパシタ型のDRAM
セルより容易に製造し得る利点がある。また、スタック
キャパシタ型のDRAMセルはトレンチキャパシタ型のDRAM
セルより発生されるトレンチに隣接するトレンチ間の漏
洩及びパンチスルー（Punch−through）のような電気的
な問題点を保有しない。
第１図は、従来のスタックキャパシタ型のDRAMセルの縦
断面図である。この図のスタックキャパシタ型のDRAMセ
ルの構造を簡単に説明すれば、下記の通りである。
断面図である。この図のスタックキャパシタ型のDRAMセ
ルの構造を簡単に説明すれば、下記の通りである。
Ｐ型基板１上にＰ型ウェル２が生成され、セル等の間を
分離するために、フィールド酸化膜４を形成する。この
際、上記フィールド酸化膜４の下部にP+チャンネルスト
ッパー層５が形成され、上記ゲート酸化膜５の上部にス
イッチングトランジスタのゲート電極となるN+ドープン
グされた多結晶シリコン層６を形成する。この際、上記
フィールド酸化膜４上には、隣接するメモリセルのゲー
ト電極として利用される多結晶シリコン層７が形成され
る。次いで、スイッチングトランジスタのN+ソース領域
８とN+ドレイン領域９を形成し、上記多結晶シリコン層
等6,7を絶縁するために絶縁層11を形成する。その後、
上記絶縁層11上に上記ソース領域８の選択され部分と接
触してストレージキャパシタの一つの電極となるN+ドー
プされた多結晶シリコン層12を上記多結晶シリコン層等
6,7に重なるように形成する。上記多結晶シリコン層12
の表面上に上記ストレージキャパシタの誘導体層13を形
成し、上記誘電体層13の上部には上記ストレージキャパ
シタの他の電極となるN+ドープされた多結晶シリコン層
14を形成する。上記多結晶シリコン層14上には、絶縁層
15を形成し、上記絶縁層15上には上記ドレイン領域９と
接触し、ビットラインとして利用される導電層16が形成
される。
分離するために、フィールド酸化膜４を形成する。この
際、上記フィールド酸化膜４の下部にP+チャンネルスト
ッパー層５が形成され、上記ゲート酸化膜５の上部にス
イッチングトランジスタのゲート電極となるN+ドープン
グされた多結晶シリコン層６を形成する。この際、上記
フィールド酸化膜４上には、隣接するメモリセルのゲー
ト電極として利用される多結晶シリコン層７が形成され
る。次いで、スイッチングトランジスタのN+ソース領域
８とN+ドレイン領域９を形成し、上記多結晶シリコン層
等6,7を絶縁するために絶縁層11を形成する。その後、
上記絶縁層11上に上記ソース領域８の選択され部分と接
触してストレージキャパシタの一つの電極となるN+ドー
プされた多結晶シリコン層12を上記多結晶シリコン層等
6,7に重なるように形成する。上記多結晶シリコン層12
の表面上に上記ストレージキャパシタの誘導体層13を形
成し、上記誘電体層13の上部には上記ストレージキャパ
シタの他の電極となるN+ドープされた多結晶シリコン層
14を形成する。上記多結晶シリコン層14上には、絶縁層
15を形成し、上記絶縁層15上には上記ドレイン領域９と
接触し、ビットラインとして利用される導電層16が形成
される。
前述した従来のスタックキャパシタセル構造において
は、DRAMメモリが高集積化となるに連れて、セルの面積
が縮小し、これに従って、キャパシタの容量が減少する
ことになる。従って、従来のスタックキャパシタセルの
構造は、その集積度が4M程度に限定される。
は、DRAMメモリが高集積化となるに連れて、セルの面積
が縮小し、これに従って、キャパシタの容量が減少する
ことになる。従って、従来のスタックキャパシタセルの
構造は、その集積度が4M程度に限定される。
そこで、16M及び64Mの超高集積DRAMを実現させるために
は、キャパシタの容量を増加させることが必要である。
このような問題点を解決しようとして当業者達は多角的
に研究開発中である。
は、キャパシタの容量を増加させることが必要である。
このような問題点を解決しようとして当業者達は多角的
に研究開発中である。
それ故、この発明の課題は、上記のような従来技術の問
題点を解決するために、キャパシタの面積を増加させる
ことによって充分な容量のスタックキャパシタを有する
超高集積DRAMセルを提供することにある。
題点を解決するために、キャパシタの面積を増加させる
ことによって充分な容量のスタックキャパシタを有する
超高集積DRAMセルを提供することにある。
この発明の他の課題は、上記した超高集積度DRAMセルを
製造するのに適した製造方法を提供することにある。
製造するのに適した製造方法を提供することにある。
この課題は、この発明により、スタックキャパシタを有
する超高集積DRAMに対して、 第一導電型の半導体基板21上に生成されたウェル領域23
にチャンネル領域39で隔離して形成された上記第一導電
型と逆導電型である第二導電型のソース領域35及びドレ
イン領域37と、 上記ソース領域35の一方の側端に対して上記チャンネル
領域39が接続された上記ソース領域35の他方の側端に形
成されたフィールド酸化膜27と、 上記チャンネル領域39上に形成されたゲート酸化膜29
と、 上記ゲート酸化膜29上に形成された絶縁層41の絶縁層41
内に埋設して形成されている第一多結晶シリコン層31
と、 上記フィールド酸化膜27と上部表面に接して形成され、
かつ、絶縁層41で被覆された第一多結晶シリコン層33
と、 上記両第一多結晶シリコン層31,33上にそれぞれ上記絶
縁層41を介して形成された第二多結晶シリコン層43と、 上記それぞれの第二多結晶シリコン層43の上部表面に形
成された第一誘電体層45であって、この上記それぞれの
第一誘電体層45の片方の端部が上記それぞれの絶縁層41
の上部表面に密着した第一誘電体層（45）と、 上記ソース領域35及びそれぞれの第一誘電体層45に接す
るように形成された第三多結晶シリコン層47と、 この第三多結晶シリコン層47を覆うように形成された第
二誘電体層49であって、この第二誘電体層49の端部が上
記それぞれの第一誘電体層45の上記両絶縁層41と接続し
ていない方の端部と接続していること、及び、一部分が
上記それぞれの第二多結晶シリコン層43と電気的に導通
し、かつ、上記第二誘電体層49を介して形成された第四
多結晶シリコン層51と、より構成されることを特徴とす
るDRAMセルによって解決されている。
する超高集積DRAMに対して、 第一導電型の半導体基板21上に生成されたウェル領域23
にチャンネル領域39で隔離して形成された上記第一導電
型と逆導電型である第二導電型のソース領域35及びドレ
イン領域37と、 上記ソース領域35の一方の側端に対して上記チャンネル
領域39が接続された上記ソース領域35の他方の側端に形
成されたフィールド酸化膜27と、 上記チャンネル領域39上に形成されたゲート酸化膜29
と、 上記ゲート酸化膜29上に形成された絶縁層41の絶縁層41
内に埋設して形成されている第一多結晶シリコン層31
と、 上記フィールド酸化膜27と上部表面に接して形成され、
かつ、絶縁層41で被覆された第一多結晶シリコン層33
と、 上記両第一多結晶シリコン層31,33上にそれぞれ上記絶
縁層41を介して形成された第二多結晶シリコン層43と、 上記それぞれの第二多結晶シリコン層43の上部表面に形
成された第一誘電体層45であって、この上記それぞれの
第一誘電体層45の片方の端部が上記それぞれの絶縁層41
の上部表面に密着した第一誘電体層（45）と、 上記ソース領域35及びそれぞれの第一誘電体層45に接す
るように形成された第三多結晶シリコン層47と、 この第三多結晶シリコン層47を覆うように形成された第
二誘電体層49であって、この第二誘電体層49の端部が上
記それぞれの第一誘電体層45の上記両絶縁層41と接続し
ていない方の端部と接続していること、及び、一部分が
上記それぞれの第二多結晶シリコン層43と電気的に導通
し、かつ、上記第二誘電体層49を介して形成された第四
多結晶シリコン層51と、より構成されることを特徴とす
るDRAMセルによって解決されている。
また、上記の課題は、第一導電型の半導体基板21上に生
成されたウェル領域23の所定部分にフィールド酸化膜27
を形成したスイッチングトランジスタ領域を限定する工
程と、上記スイッチングトランジスタ領域に上記フィー
ルド酸化膜27と隣接するソース領域35と、このソース領
域35とチャンネル領域39とを通じて隔離されたドレイン
領域37とを形成する工程と、上記チャンネル領域39上に
ゲート酸化膜29を形成する工程と、上記フィールド酸化
膜27の所定部分の上記に第一多結晶シリコン層33を形成
し、ゲート酸化膜29の上部に第一多結晶シリコン層31を
形成し、上記両第一多結晶シリコン層31,33を電気的に
絶縁させる絶縁層41を形成する工程と、上記絶縁層41上
に上記両第一多結晶シリコン層31,33と重なるようにそ
れぞれ第二多結晶シリコン層43を形成し、この第二多結
晶シリコン層43のそれぞれの表面に第一誘電体層45を形
成する工程と、上記両第二多結晶シリコン層43の所定部
分上に第一誘電体層45を介在させて重ねるように上記ソ
ース領域35上に第三多結晶シリコン層47を形成する工程
と、上記第三多結晶シリコン層47の表面上に第二誘電体
層49を介在させる第四多結晶シリコン層51を形成する工
程とを具備するDRAMセルの製造方法によって解決されて
いる。
成されたウェル領域23の所定部分にフィールド酸化膜27
を形成したスイッチングトランジスタ領域を限定する工
程と、上記スイッチングトランジスタ領域に上記フィー
ルド酸化膜27と隣接するソース領域35と、このソース領
域35とチャンネル領域39とを通じて隔離されたドレイン
領域37とを形成する工程と、上記チャンネル領域39上に
ゲート酸化膜29を形成する工程と、上記フィールド酸化
膜27の所定部分の上記に第一多結晶シリコン層33を形成
し、ゲート酸化膜29の上部に第一多結晶シリコン層31を
形成し、上記両第一多結晶シリコン層31,33を電気的に
絶縁させる絶縁層41を形成する工程と、上記絶縁層41上
に上記両第一多結晶シリコン層31,33と重なるようにそ
れぞれ第二多結晶シリコン層43を形成し、この第二多結
晶シリコン層43のそれぞれの表面に第一誘電体層45を形
成する工程と、上記両第二多結晶シリコン層43の所定部
分上に第一誘電体層45を介在させて重ねるように上記ソ
ース領域35上に第三多結晶シリコン層47を形成する工程
と、上記第三多結晶シリコン層47の表面上に第二誘電体
層49を介在させる第四多結晶シリコン層51を形成する工
程とを具備するDRAMセルの製造方法によって解決されて
いる。
また、上記の課題は、DRAMセルの製造方法に対して、第
一導電型の半導体基板の所定部分にフィールド酸化膜を
形成したてスイッチングトランジスタ領域を限定する工
程と、上記スイッチングトランジスタ領域に上記フィー
ルド酸化膜と隣接するソース領域と、このソース領域と
チャンネル領域とを通じて隔離されたドレイン領域とを
形成する工程と、上記チャンネル領域上にゲート酸化膜
を形成する工程と、上記フィールド酸化膜の所定部分と
ゲート酸化膜の上部に第一多結晶シリコン層等を形成
し、上記第一多結晶シリコン層等を電気的に絶縁させる
絶縁層を形成する工程と、上記絶縁層上に上記第一多結
晶シリコン層と重なるように第二多結晶シリコン層等と
この第二多結晶シリコン層等の表面に第一誘電体層を形
成する工程と、上記第二多結晶シリコン層の所定部分上
に第一誘電体層を介在させて重ねるように上記ソース領
域上に第三多結晶シリコン層を形成する工程と、上記第
三多結晶シリコン層の表面上に第二誘電体層を介在させ
る第四多結晶シリコン層を形成する工程とを具備するDR
AMセルの製造方法によって解決されている。
一導電型の半導体基板の所定部分にフィールド酸化膜を
形成したてスイッチングトランジスタ領域を限定する工
程と、上記スイッチングトランジスタ領域に上記フィー
ルド酸化膜と隣接するソース領域と、このソース領域と
チャンネル領域とを通じて隔離されたドレイン領域とを
形成する工程と、上記チャンネル領域上にゲート酸化膜
を形成する工程と、上記フィールド酸化膜の所定部分と
ゲート酸化膜の上部に第一多結晶シリコン層等を形成
し、上記第一多結晶シリコン層等を電気的に絶縁させる
絶縁層を形成する工程と、上記絶縁層上に上記第一多結
晶シリコン層と重なるように第二多結晶シリコン層等と
この第二多結晶シリコン層等の表面に第一誘電体層を形
成する工程と、上記第二多結晶シリコン層の所定部分上
に第一誘電体層を介在させて重ねるように上記ソース領
域上に第三多結晶シリコン層を形成する工程と、上記第
三多結晶シリコン層の表面上に第二誘電体層を介在させ
る第四多結晶シリコン層を形成する工程とを具備するDR
AMセルの製造方法によって解決されている。
他の有利な構成は特許請求の範囲の従属請求項に記載さ
れている。
れている。
以下、この発明を添付した図面を参照して詳細に説明す
る。
る。
第２図には、この発明によるスタックキャパシタを有す
るDRAMセルの断面が示してある。
るDRAMセルの断面が示してある。
第２図を参照すれば、半導体基板21はＰ型基板であり、
上部にはＰ型ウェル領域23が形成されている。上記Ｐ型
ウェル領域23にフィールド酸化膜27と、このフィールド
酸化膜27の下部にP+チャンネルストッパ層25が形成され
ている。
上部にはＰ型ウェル領域23が形成されている。上記Ｐ型
ウェル領域23にフィールド酸化膜27と、このフィールド
酸化膜27の下部にP+チャンネルストッパ層25が形成され
ている。
上記フィールド酸化膜27の一方の側端にソース領域35が
形成されており、上記ソース領域35とチャンネル領域39
とに隔離されてドレイン領域37が形成されている。上記
ソース及びドレイン領域35,37はＮ型領域であり、かつ
またチャンネル領域39は上記ソース及びドレイン領域3
5,37に電気的に連結する。上記チャンネル領域39上に
は、ゲート酸化膜29を介在させてゲート電極として利用
される第一多結晶シリコン層31が形成されており、また
フィールド酸化膜27の上部には、これに隣接しているト
ランジスタのゲート電極となる第一多結晶シリコン層33
が形成されている。上記両第一多結晶シリコン層31,33
はそれぞれ、両絶縁層41によって電気的に絶縁される。
この際、上記両絶縁層41はLTO（Low Temperature Oxid
e）膜であり得る。上記ソース領域35の露出された表面
上にキャパシタのストレージ電極となる第三多結晶シリ
コン層47が形成されており、第三多結晶シリコン層47の
表面に誘電膜として利用される第二誘電体層49が形成さ
れている。そうして、上記第二誘電体層49の表面上にキ
ャパシタのプレート電極となる第四多結晶シリコン51が
形成されている。なお、ゲート電極として利用される両
第一多結晶シリコン層31,33それぞれを、電気的に絶縁
させるLTO膜等よりなる両絶縁膜41の上部表面にキャパ
シタのプレート電極の一部として利用される両第二多結
晶シリコン層43がある。上記両二多結晶シリコン層43と
第三多結晶シリコン層47とは誘電膜として利用されるそ
れぞれの第一誘電体層45によって絶縁される。上記それ
ぞれの第一誘電体層45及び第二誘電体層49は酸化膜又は
ONO（Oxide−Nitride−Oxide）膜よりなり得る。
形成されており、上記ソース領域35とチャンネル領域39
とに隔離されてドレイン領域37が形成されている。上記
ソース及びドレイン領域35,37はＮ型領域であり、かつ
またチャンネル領域39は上記ソース及びドレイン領域3
5,37に電気的に連結する。上記チャンネル領域39上に
は、ゲート酸化膜29を介在させてゲート電極として利用
される第一多結晶シリコン層31が形成されており、また
フィールド酸化膜27の上部には、これに隣接しているト
ランジスタのゲート電極となる第一多結晶シリコン層33
が形成されている。上記両第一多結晶シリコン層31,33
はそれぞれ、両絶縁層41によって電気的に絶縁される。
この際、上記両絶縁層41はLTO（Low Temperature Oxid
e）膜であり得る。上記ソース領域35の露出された表面
上にキャパシタのストレージ電極となる第三多結晶シリ
コン層47が形成されており、第三多結晶シリコン層47の
表面に誘電膜として利用される第二誘電体層49が形成さ
れている。そうして、上記第二誘電体層49の表面上にキ
ャパシタのプレート電極となる第四多結晶シリコン51が
形成されている。なお、ゲート電極として利用される両
第一多結晶シリコン層31,33それぞれを、電気的に絶縁
させるLTO膜等よりなる両絶縁膜41の上部表面にキャパ
シタのプレート電極の一部として利用される両第二多結
晶シリコン層43がある。上記両二多結晶シリコン層43と
第三多結晶シリコン層47とは誘電膜として利用されるそ
れぞれの第一誘電体層45によって絶縁される。上記それ
ぞれの第一誘電体層45及び第二誘電体層49は酸化膜又は
ONO（Oxide−Nitride−Oxide）膜よりなり得る。
第3A図〜第3C図は、第２図を実現するための製造工程を
示す断面図等である。上記第２図と第3A図〜第3C図中の
同一参照符号は同一部分又は同一構成をし示すものであ
ることに留意すべきである。第3A図を参照すれば、約18
Ω−cmの抵抗と〈100〉の方向を有するＰ型基板21上に
約1016イオン/cm3の濃度と約４μｍ程度の深さを有する
Ｐ型のウェル領域23を形成する。通常のＮチャンネルMO
Sトランジスタの製造工程に従って厚いフィール酸化膜2
7をLOCOS（Local Oxidation of Silicon）法により形成
する。この際、上記フィールド酸化膜27の下部にP+チャ
ンネルストッパ層25が形成される。次いで、100〜200Å
程度のゲート酸化膜29をフィールド酸化膜27に隣接した
Ｐ型ウェル領域23の表面上に形成し、スイッチングトラ
ンジスタのゲート電極となるN+ドープされた第一多結晶
シリコン層31を2000〜3000Å形成する。この際、上記フ
ィールド酸化膜27の上部に隣接するメモリセルのゲート
電極として利用されるN+ドープされた第一多結晶シリコ
ン層33が形成される。その後、イオン注入によってN+ソ
ース及びドレイン領域35,37を形成する。この際、上記
ソース及びドレイン領域35,37間のＰ型ウェル領域23の
表面はチャンネル領域39となる。次いで、前述した構造
の全表面上にCVD（Chemical Vapor Deposition）法で25
00〜3000Å程度の両絶縁層41を形成する。上記両絶縁層
41はLTO膜で形成し得る。なお、上記のようなMOSトラン
ジスタの製造方法は公知となっており、前述したＮチャ
ンネルMOSトランジスタはＰ型基板上に直接形成され得
ることに留意すべきである。
示す断面図等である。上記第２図と第3A図〜第3C図中の
同一参照符号は同一部分又は同一構成をし示すものであ
ることに留意すべきである。第3A図を参照すれば、約18
Ω−cmの抵抗と〈100〉の方向を有するＰ型基板21上に
約1016イオン/cm3の濃度と約４μｍ程度の深さを有する
Ｐ型のウェル領域23を形成する。通常のＮチャンネルMO
Sトランジスタの製造工程に従って厚いフィール酸化膜2
7をLOCOS（Local Oxidation of Silicon）法により形成
する。この際、上記フィールド酸化膜27の下部にP+チャ
ンネルストッパ層25が形成される。次いで、100〜200Å
程度のゲート酸化膜29をフィールド酸化膜27に隣接した
Ｐ型ウェル領域23の表面上に形成し、スイッチングトラ
ンジスタのゲート電極となるN+ドープされた第一多結晶
シリコン層31を2000〜3000Å形成する。この際、上記フ
ィールド酸化膜27の上部に隣接するメモリセルのゲート
電極として利用されるN+ドープされた第一多結晶シリコ
ン層33が形成される。その後、イオン注入によってN+ソ
ース及びドレイン領域35,37を形成する。この際、上記
ソース及びドレイン領域35,37間のＰ型ウェル領域23の
表面はチャンネル領域39となる。次いで、前述した構造
の全表面上にCVD（Chemical Vapor Deposition）法で25
00〜3000Å程度の両絶縁層41を形成する。上記両絶縁層
41はLTO膜で形成し得る。なお、上記のようなMOSトラン
ジスタの製造方法は公知となっており、前述したＮチャ
ンネルMOSトランジスタはＰ型基板上に直接形成され得
ることに留意すべきである。
第3B図を参照すれば、上記両絶縁層41の表面上に1000〜
2500Å程度のN+ドープされた第二多結晶シリコン層43を
選択的に形成する。上記両第二多結晶シリコン層43は両
第一多結晶シリコン層31,33と重なって形成される、キ
ャパシタのプレート電極層として利用される。次いで、
前述した構造の全表面上に60〜200Å程度のONO膜を形成
した後、写真蝕刻法により上記ソース及びドレイン領域
35,37の所定部分を露出させる。その次に、前述した構
造の全表面上にN+ドープされた第三多結晶シリコン層47
を選択的に形成する。上記第三多結晶シリコン層47は上
記ソース領域35と接触してストレージ電極となる。
2500Å程度のN+ドープされた第二多結晶シリコン層43を
選択的に形成する。上記両第二多結晶シリコン層43は両
第一多結晶シリコン層31,33と重なって形成される、キ
ャパシタのプレート電極層として利用される。次いで、
前述した構造の全表面上に60〜200Å程度のONO膜を形成
した後、写真蝕刻法により上記ソース及びドレイン領域
35,37の所定部分を露出させる。その次に、前述した構
造の全表面上にN+ドープされた第三多結晶シリコン層47
を選択的に形成する。上記第三多結晶シリコン層47は上
記ソース領域35と接触してストレージ電極となる。
第3C図を参照すれば、前述した構造の全表面上部に60〜
200Å程度のONO膜を形成する。その後、上記第三多結晶
シリコン層47の表面に形成されたものを除外したONO膜
を除去する。続いて、1000〜2500Å程度の第四多結晶シ
リコン層51を選択的に形成する。上記第四多結晶シリコ
ン層51と両第二多結晶シリコン覆43は電気的に接続して
キャパシタのプレート電極に利用される。
200Å程度のONO膜を形成する。その後、上記第三多結晶
シリコン層47の表面に形成されたものを除外したONO膜
を除去する。続いて、1000〜2500Å程度の第四多結晶シ
リコン層51を選択的に形成する。上記第四多結晶シリコ
ン層51と両第二多結晶シリコン覆43は電気的に接続して
キャパシタのプレート電極に利用される。
なお、上記両第二多結晶シリコン層43及び第三多結晶シ
リコン層47のONO膜は誘電膜として利用されるそれぞれ
の第一誘電体層45となり、第三多結晶シリコン層47及び
第四多結晶シリコン層51間のONO膜は第二誘電体層49と
なり、上記それぞれの第一誘電体層45及び第二誘電体層
49は連結されている。
リコン層47のONO膜は誘電膜として利用されるそれぞれ
の第一誘電体層45となり、第三多結晶シリコン層47及び
第四多結晶シリコン層51間のONO膜は第二誘電体層49と
なり、上記それぞれの第一誘電体層45及び第二誘電体層
49は連結されている。
その後、前述した構造の全表面上に表面平坦化のため30
00〜5000ÅのBPSG（Boro−Phospher−Silicate Glass）
層53を形成し、写真蝕刻法によってドレイン領域37上の
所定部分を露出させるための開口55を形成する。次い
で、上記露出されたドレイン領域37と接触する金属シリ
サイド層57を選択的に形成すれば、第２図に示したよう
になる。上記では、表面平坦化のために形成するBPSG層
53はPSG（Phospho Silicate Glass）で置換可能であっ
て、かつ金属シリサイド層57はＷ又はTiのシリサイドと
なり得るので、ビットライン（Bit Line）として利用さ
れる。
00〜5000ÅのBPSG（Boro−Phospher−Silicate Glass）
層53を形成し、写真蝕刻法によってドレイン領域37上の
所定部分を露出させるための開口55を形成する。次い
で、上記露出されたドレイン領域37と接触する金属シリ
サイド層57を選択的に形成すれば、第２図に示したよう
になる。上記では、表面平坦化のために形成するBPSG層
53はPSG（Phospho Silicate Glass）で置換可能であっ
て、かつ金属シリサイド層57はＷ又はTiのシリサイドと
なり得るので、ビットライン（Bit Line）として利用さ
れる。
上に述べたように、プレート電極が第二及び第四多結晶
シリコン層43,51より構成され、ストレージ電極が第三
多結晶シリコン層47より成るので、誘電体層は上記両第
二多結晶シリコン層43と第三多結晶シリコン層45の重な
る部分の間にあるそれぞれの第一誘電体層45の面積だけ
増加する。
シリコン層43,51より構成され、ストレージ電極が第三
多結晶シリコン層47より成るので、誘電体層は上記両第
二多結晶シリコン層43と第三多結晶シリコン層45の重な
る部分の間にあるそれぞれの第一誘電体層45の面積だけ
増加する。
従って、この発明はキャパシタの表面積が増加してキャ
パシタの容量を大きくするので、素子の大きさを大幅に
縮小し得る利点がある。
パシタの容量を大きくするので、素子の大きさを大幅に
縮小し得る利点がある。
第１図、従来のスタックキャパシタを有するDRAMセルの
断面図。 第２図、この発明によるスタックキャパシタを有するDR
AMセルの断面図。 第3A〜3C図、第２図の製造工程を示す断面図。 図中参照符号： 21……Ｐ型基板、 23……Ｐ型ウェル領域、 25……P+チャンネルストッパ層、 27……フィールド酸化膜、 29……ゲート酸化膜、 31……第一多結晶シリコン層、 33……第一多結晶シリコン層、 35……ソース領域、 37……ドレイン領域、 39……チャンネル領域、 41……絶縁層、 43……第二多結晶シリコン層、 45……第一誘電体層、 47……第三多結晶シリコン層、 49……第二誘電体層、 51……第四多結晶シリコン層、 53……BPSG層、 55……開口、 57……金属シリサイド層。
断面図。 第２図、この発明によるスタックキャパシタを有するDR
AMセルの断面図。 第3A〜3C図、第２図の製造工程を示す断面図。 図中参照符号： 21……Ｐ型基板、 23……Ｐ型ウェル領域、 25……P+チャンネルストッパ層、 27……フィールド酸化膜、 29……ゲート酸化膜、 31……第一多結晶シリコン層、 33……第一多結晶シリコン層、 35……ソース領域、 37……ドレイン領域、 39……チャンネル領域、 41……絶縁層、 43……第二多結晶シリコン層、 45……第一誘電体層、 47……第三多結晶シリコン層、 49……第二誘電体層、 51……第四多結晶シリコン層、 53……BPSG層、 55……開口、 57……金属シリサイド層。
Claims (10)
- 【請求項１】スタックキャパシタを有するDRAMセルにお
いて、 第一導電型の半導体基板（21）上に生成されたウェル領
域（23）にチャンネル領域（39）で隔離して形成された
上記第一導電型と逆導電型である第二導電型のソース領
域（35）及びドレイン領域（37）と、 上記ソース領域（35）の一方の側端に対して上記チャン
ネル領域（39）が接続された上記ソース領域（35）の他
方の側端に形成されたフィールド酸化膜（27）と、 上記チャンネル領域（39）上に形成されたゲート酸化膜
（29）と、 上記ゲート酸化膜（29）上に形成された絶縁層（41）の
絶縁層（41）内に埋設して形成されている第一多結晶シ
リコン層（31）と、 上記フィールド酸化膜（27）の上部表面に接して形成さ
れ、かつ、絶縁層（41）で被覆された第一多結晶シリコ
ン層（33）と、 上記両第一多結晶シリコン層（31,33）の上にそれぞれ
上記絶縁層（41）を介して形成された第二多結晶シリコ
ン層（43）と、 上記それぞれの第二多結晶シリコン層（43）の上部表面
に形成された第一誘電体層（45）であって、この上記そ
れぞれの第一誘電体層（45）の片方の端部が上記それぞ
れの絶縁層（41）の上部表面に密着した第一誘電体層
（45）と、 上記ソース領域（35）及びそれぞれの第一誘電体層（4
5）に接するように形成された第三多結晶シリコン層（4
7）と、 この第三多結晶シリコン層（47）を覆うように形成され
た第二誘電体層（49）であって、この第二誘電体層（4
9）の端部が上記それぞれの第一誘電体層（45）の上記
両絶縁層（41）と接続していない方の端部と接続してい
ること、 及び、一部分が上記第二多結晶シリコン層（43）と電気
的に導通し、かつ、上記第二誘電体層（49）を介して形
成された第四多結晶シリコン層（51）と、 より構成されることを特徴とするDRAMセル。 - 【請求項２】上記第一誘電体層（45）及び第二誘電体層
（49）が、ONO膜であることを特徴とする請求項１記載
のDRAMセル。 - 【請求項３】上記両第一多結晶シリコン層（31,33）、
両第二多結晶シリコン層（43）、第三多結晶シリコン層
（47）及び第四多結晶シリコン層（51）が、第二導電型
の不純物でドープされていることを特徴とする請求項１
記載のDRAMセル。 - 【請求項４】DRAMセルの構造が上記第四多結晶シリコン
層（51）上に形成されたBPSG層（53）と、 上記ドレイン領域（37）とBPSG層（53）上に形成された
金属シリサイド層（57）を併せ備えて構成されることを
特徴とする請求項１記載のDRAMセル。 - 【請求項５】上記金属シリサイド層（57）は、Ｗ又はTi
中の何れか一つのシリサイドであることを特徴とする請
求項４記載のDRAMセル。 - 【請求項６】スタックキャパシタを有するDRAMセルにお
いて、 第一導電型の半導体基板（21）上に生成されたウェル領
域（23）の所定部分にフィールド酸化膜（27）を形成し
たスイッチングトランジスタ領域を限定する工程と、 上記スイッチングトランジスタ領域に上記フィールド酸
化膜（27）と隣接するソース領域（35）と、このソース
領域（35）とチャンネル領域（39）とを通じて隔離され
たドレイン領域（37）とを形成する工程と、 上記チャンネル領域（39）上にゲート酸化膜（29）を形
成する工程と、 上記フィールド酸化膜（27）の所定部分の上部に第一多
結晶シリコン層（33）を形成し、ゲート酸化膜（29）の
上部に第一多結晶シリコン層（31）を形成し、上記両第
一多結晶シリコン層（31,33）を電気的に絶縁させる両
絶縁層（41）を形成する工程と、 上記両絶縁層（41）上に上記両第一多結晶シリコン層
（31,33）と重なるようにそれぞれ第二多結晶シリコン
層（43）を形成し、この第二多結晶シリコン層（43）の
それぞれの表面に第一誘電体層（45）を形成する工程
と、 上記両第二多結晶シリコン層（43）の所定部分上に第一
誘電体層（45）を介在させて重ねるように上記ソース領
域（35）上に第三多結晶シリコン層（47）を形成する工
程と、 上記第三多結晶シリコン層（47）の表面上に第二誘電体
層（49）を介在させる第四多結晶シリコン層（51）を形
成する工程と、 を具備することを特徴とするDRAMセルの製造方法。 - 【請求項７】上記誘電体層は、酸化膜又はONO膜より形
成されていることを特徴とする請求項６記載のDRAMセル
の製造方法。 - 【請求項８】上記両第一多結晶シリコン層（31,33）、
両第二多結晶シリコン層（43）、第三多結晶シリコン層
（47）及び第四多結晶シリコン層（51）は、高濃度の第
二導電型で形成されていることを特徴とする請求項６記
載のDRAMセルの製造方法。 - 【請求項９】DRAMセルの製造方法が、上記第四多結晶シ
リコン層（51）上にBPSG層（53）を形成する工程と、上
記ドレイン領域（37）の一部分を露出させる開口（55）
を形成し、上記露出したドレイン領域（37）とBPSG層
（53）上に金属シリサイド層（57）を形成する工程を併
せて具備することを特徴とするDRAMセルの製造方法。 - 【請求項１０】上記金属シリサイド層（57）は、Ｗ又は
Ti中の何れか一つのシリサイドより形成されていること
を特徴とする請求項第９項記載のDRAMセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890017829A KR920010204B1 (ko) | 1989-12-02 | 1989-12-02 | 초고집적 디램셀 및 그 제조방법 |
| KR89-17829 | 1989-12-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185757A JPH03185757A (ja) | 1991-08-13 |
| JPH07109879B2 true JPH07109879B2 (ja) | 1995-11-22 |
Family
ID=19292506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2056774A Expired - Fee Related JPH07109879B2 (ja) | 1989-12-02 | 1990-03-09 | 超高集積ｄｒａｍ及びその製造方法 |
Country Status (5)
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|---|---|
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| JP (1) | JPH07109879B2 (ja) |
| KR (1) | KR920010204B1 (ja) |
| DE (1) | DE4016347C2 (ja) |
| GB (1) | GB2238659B (ja) |
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|---|---|---|---|---|
| US5851871A (en) * | 1987-12-23 | 1998-12-22 | Sgs-Thomson Microelectronics, S.R.L. | Process for manufacturing integrated capacitors in MOS technology |
| KR930000581B1 (ko) * | 1990-04-04 | 1993-01-25 | 금성일렉트론 주식회사 | 자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조 |
| KR930000718B1 (ko) * | 1990-05-21 | 1993-01-30 | 삼성전자 주식회사 | 반도체장치의 제조방법 |
| JP2838337B2 (ja) * | 1992-03-27 | 1998-12-16 | 三菱電機株式会社 | 半導体装置 |
| US5429976A (en) * | 1993-12-01 | 1995-07-04 | United Microelectronics Corporation | Self-aligned method for forming polysilicon word lines on top of gate electrodes to increase capacitance of a stacked capacitor in a DRAM cell |
| US5959319A (en) * | 1995-04-18 | 1999-09-28 | Nippon Steel Corporation | Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same |
| KR100447981B1 (ko) * | 1996-12-27 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터및그의제조방법 |
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|---|---|---|---|---|
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| JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
| JPS6252959A (ja) * | 1985-09-02 | 1987-03-07 | Hitachi Ltd | 半導体記憶装置とその製造方法 |
| US4685197A (en) * | 1986-01-07 | 1987-08-11 | Texas Instruments Incorporated | Fabricating a stacked capacitor |
| JPS6338252A (ja) * | 1986-08-04 | 1988-02-18 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリセルの形成方法 |
| JPS6395709A (ja) * | 1986-10-09 | 1988-04-26 | Toshiba Corp | 増幅器の冷却装置 |
| EP0750347B1 (en) * | 1987-06-17 | 2002-05-08 | Fujitsu Limited | Dynamic random access memory device and method of producing the same |
| JPS64960A (en) * | 1987-06-23 | 1989-01-05 | Ricoh Co Ltd | Electrophotographic sensitive body |
| JPS6447858A (en) * | 1987-08-14 | 1989-02-22 | Univ Tokai | Vapor deposition method with laser |
| JPH0666437B2 (ja) * | 1987-11-17 | 1994-08-24 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| US4951175A (en) * | 1988-05-18 | 1990-08-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device with stacked capacitor structure and the manufacturing method thereof |
| JPH02156566A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
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1989
- 1989-12-02 KR KR1019890017829A patent/KR920010204B1/ko not_active Expired
-
1990
- 1990-03-09 US US07/489,820 patent/US5096847A/en not_active Expired - Lifetime
- 1990-03-09 JP JP2056774A patent/JPH07109879B2/ja not_active Expired - Fee Related
- 1990-05-21 DE DE4016347A patent/DE4016347C2/de not_active Expired - Lifetime
- 1990-05-21 GB GB9011356A patent/GB2238659B/en not_active Expired - Fee Related
Also Published As
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|---|---|
| US5096847A (en) | 1992-03-17 |
| GB2238659B (en) | 1993-10-20 |
| JPH03185757A (ja) | 1991-08-13 |
| DE4016347C2 (de) | 1994-04-14 |
| KR910013273A (ko) | 1991-08-08 |
| DE4016347A1 (de) | 1991-06-06 |
| GB2238659A (en) | 1991-06-05 |
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| GB9011356D0 (en) | 1990-07-11 |
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