JPH0319239A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0319239A JPH0319239A JP15344789A JP15344789A JPH0319239A JP H0319239 A JPH0319239 A JP H0319239A JP 15344789 A JP15344789 A JP 15344789A JP 15344789 A JP15344789 A JP 15344789A JP H0319239 A JPH0319239 A JP H0319239A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は大規模集積回路においてソース・ドレイン耐圧
やホットキャリア耐圧を高める半導体装置の製造方法に
関するものである。
やホットキャリア耐圧を高める半導体装置の製造方法に
関するものである。
従来の技術
近年、半導体装置の微細化が進み、ソース・ドレイン耐
圧やホットキャリア耐圧の低下が問題となってきた。こ
れに対する有効な対策として従来ＬＤＤ構造の半導体装
置が使用されてきた。
圧やホットキャリア耐圧の低下が問題となってきた。こ
れに対する有効な対策として従来ＬＤＤ構造の半導体装
置が使用されてきた。
以下、従来のＬＤＤ構造の半導体装置の製造方法につい
て説明する。
て説明する。
第４図は、従来のＬＤＤ構造の半導体装置の製造方法を
示す断面図である。第４図において、１は半導体基板、
２はゲート酸化膜、３はゲート電極である。４はゲート
電極３をマスクにし不純物イオンを注入してつ〈られた
低濃度不純物層である。６はゲート電ｆＭ３の側壁につ
くられたサイドウォールスペーサ、６はゲート電極３並
びにサイドウオールスペーサ６をマスクにし不純物イオ
ンを注入してつくられた高濃度不純物層である。以上の
ような製造方法でつくられた半導体装置において、ゲー
ト電極３下部の低濃度不純物層４の不純物濃度分布がド
レインアパランシェ電圧を規定し、ひいてはソース・ド
レイン耐圧などを規定する。
示す断面図である。第４図において、１は半導体基板、
２はゲート酸化膜、３はゲート電極である。４はゲート
電極３をマスクにし不純物イオンを注入してつ〈られた
低濃度不純物層である。６はゲート電ｆＭ３の側壁につ
くられたサイドウォールスペーサ、６はゲート電極３並
びにサイドウオールスペーサ６をマスクにし不純物イオ
ンを注入してつくられた高濃度不純物層である。以上の
ような製造方法でつくられた半導体装置において、ゲー
ト電極３下部の低濃度不純物層４の不純物濃度分布がド
レインアパランシェ電圧を規定し、ひいてはソース・ド
レイン耐圧などを規定する。
発明が解決しようとする課題
しかしながら前記の従来の製造方法では、低濃度不純物
層４はゲート電極３をマスクにして形威され、１たサイ
ドウオールスペーサ５は不純物イオンの通過を遮断する
役目をすることから、サイドウオールスペーサ５下の低
濃度不純物層４の水平方向の不純物濃度分布は一定とな
る。ゲート電極３下部付近の低濃度不純物層４の水平方
向の不純物濃度分布は、サイドウオー／ｌ／７＝ペーサ
６下の一様な不純物濃度分布を持つ低濃度不純物層４か
らの熱拡散のみで規定されるので、半導体装置が微細化
されるにつれて必要かつ十分なソース・ドレイン耐圧な
どが得られないという欠点を有していた。
層４はゲート電極３をマスクにして形威され、１たサイ
ドウオールスペーサ５は不純物イオンの通過を遮断する
役目をすることから、サイドウオールスペーサ５下の低
濃度不純物層４の水平方向の不純物濃度分布は一定とな
る。ゲート電極３下部付近の低濃度不純物層４の水平方
向の不純物濃度分布は、サイドウオー／ｌ／７＝ペーサ
６下の一様な不純物濃度分布を持つ低濃度不純物層４か
らの熱拡散のみで規定されるので、半導体装置が微細化
されるにつれて必要かつ十分なソース・ドレイン耐圧な
どが得られないという欠点を有していた。
本発明は前記従来の課題を解決するもので、ゲート電極
３下部付近にある低濃度不純物層４の水平方向の不純物
濃度分布の傾斜を不純物イオン注入時に制御して必要か
つ十分なソース・ドレイン耐圧などを得るための半導体
装置の製造方法を提供することを目的とする。
３下部付近にある低濃度不純物層４の水平方向の不純物
濃度分布の傾斜を不純物イオン注入時に制御して必要か
つ十分なソース・ドレイン耐圧などを得るための半導体
装置の製造方法を提供することを目的とする。
課題を解決するための手段
この目的のために本発明の半導体装置の製造方法は、ゲ
ート電極の側壁にゲート電極の厚さよシ薄い第１のサイ
ドゥオールスペーサヲ形成する工程と、前記ゲート電極
をマスクにし前記第１のサイドウオールスペーサを透過
させて前記第１のサイドウオー／Ｉ／７−ペーサの下面
に不純物イオンを注入する工程とを備えている。
ート電極の側壁にゲート電極の厚さよシ薄い第１のサイ
ドゥオールスペーサヲ形成する工程と、前記ゲート電極
をマスクにし前記第１のサイドウオールスペーサを透過
させて前記第１のサイドウオー／Ｉ／７−ペーサの下面
に不純物イオンを注入する工程とを備えている。
作 用
この構戒によって、第１のサイドゥオールスペーサの厚
さにしたがって前記第１のサイドゥオーｐスペーサの下
面の半導体基板表面に注入できる不純物イオンの量が変
化するので、不純物イオン注入時に半導体基板表面の水
平方向の不純物濃度分布に傾斜をつけてゲート電極下部
の電界強度を緩和することができ、その結果ソース・ド
レイン耐圧やホットキャリア耐圧を高めることができる
。
さにしたがって前記第１のサイドゥオーｐスペーサの下
面の半導体基板表面に注入できる不純物イオンの量が変
化するので、不純物イオン注入時に半導体基板表面の水
平方向の不純物濃度分布に傾斜をつけてゲート電極下部
の電界強度を緩和することができ、その結果ソース・ド
レイン耐圧やホットキャリア耐圧を高めることができる
。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
（実施例１）
第１図は本発明の一実施例にかける半導体装置の製造方
法を示す断面図である。第１図において、１はＰ形シリ
コンからなる半導体基板、２はゲート酸化膜、３はゲー
ト電極で、これらは従来例の構或と同じである。７はゲ
ート酸化膜２並びにゲート電極３上に形成された窒化膜
である。８はゲート電極３の側壁にＣＶＤ酸化膜でつく
られた第１のサイドウォールスペーサである。９は砒素
イオンである。１０はゲート電極３をマスクにし、第１
のサイドウォールスペーサ８並びにその外側の窒化膜７
及びゲート酸化膜２を透過させて第１のサイドウォール
スペーサ８の下面及びその外側の半導体基板表面１に砒
素イオン９を注入し、熱処理して形成されたＮ形不純物
層である。
法を示す断面図である。第１図において、１はＰ形シリ
コンからなる半導体基板、２はゲート酸化膜、３はゲー
ト電極で、これらは従来例の構或と同じである。７はゲ
ート酸化膜２並びにゲート電極３上に形成された窒化膜
である。８はゲート電極３の側壁にＣＶＤ酸化膜でつく
られた第１のサイドウォールスペーサである。９は砒素
イオンである。１０はゲート電極３をマスクにし、第１
のサイドウォールスペーサ８並びにその外側の窒化膜７
及びゲート酸化膜２を透過させて第１のサイドウォール
スペーサ８の下面及びその外側の半導体基板表面１に砒
素イオン９を注入し、熱処理して形成されたＮ形不純物
層である。
第２図は薄い第１のサイドウォールスペーサ８の製造方
法を示す断面図である。第２図に釦いて、１は半導体基
板、２はゲート酸化膜、３はゲート電極で、これらは従
来例の構戊と同じである。また、７は窒化膜である。１
１は第１のＣＶＤ酸化膜、１２は第２０ＣＶＤ酸化膜で
ある。
法を示す断面図である。第２図に釦いて、１は半導体基
板、２はゲート酸化膜、３はゲート電極で、これらは従
来例の構戊と同じである。また、７は窒化膜である。１
１は第１のＣＶＤ酸化膜、１２は第２０ＣＶＤ酸化膜で
ある。
以上のように構戒された半導体装置の製造方法について
以下詳しく説明する。
以下詳しく説明する。
１ず薄い第１のサイドウオ−ルスペーサ８の製＼造方法
について述べる。第２図において、ゲート電極３の厚さ
は４００ｎｍ，ゲート酸化膜２の厚さは２０ｎｍである
。第２図のａに示すようにゲート酸化膜２並びにゲート
電極３上に厚さ６ｎｍの窒化膜７を形成し、ゲート電極
３から約３００ｎｍ離れたところに膜厚約２ ０ ０
ｎｍの第１０ＣＶＤ酸化膜１１を形成する。次に第２図
のｂに示すように第２のＣＶＤ酸化膜１２を堆積する。
について述べる。第２図において、ゲート電極３の厚さ
は４００ｎｍ，ゲート酸化膜２の厚さは２０ｎｍである
。第２図のａに示すようにゲート酸化膜２並びにゲート
電極３上に厚さ６ｎｍの窒化膜７を形成し、ゲート電極
３から約３００ｎｍ離れたところに膜厚約２ ０ ０
ｎｍの第１０ＣＶＤ酸化膜１１を形成する。次に第２図
のｂに示すように第２のＣＶＤ酸化膜１２を堆積する。
そして第２図のＣに示すようにゲート電極３並びに第１
０ＣＶＤ酸化膜１１上の第２０ＣＶＤ酸化膜１２がな〈
なるまでエッチングを行なう。さらに第２図のｄに示す
ように窒化膜７が現れるまで第１のＣｖＤ酸化膜１１、
第２のＣＶＤ酸化膜１２をエッチングを行なうとゲート
電極３の側壁に最大膜厚が約２ ０ ０ ｎｍの薄い第
１のサイドウォールヌペーサ８ができる。このように第
１のサイドウォールスペーサ８の最大膜厚はゲート電極
３の厚さと第１のＣＶＤ酸化膜１１の厚さの差によって
制御で′き、また第１のサイドゥオールスペーサ８の幅
はゲート電極３と第１のＣＶＤ酸化膜１１との距離によ
って制御できる。
０ＣＶＤ酸化膜１１上の第２０ＣＶＤ酸化膜１２がな〈
なるまでエッチングを行なう。さらに第２図のｄに示す
ように窒化膜７が現れるまで第１のＣｖＤ酸化膜１１、
第２のＣＶＤ酸化膜１２をエッチングを行なうとゲート
電極３の側壁に最大膜厚が約２ ０ ０ ｎｍの薄い第
１のサイドウォールヌペーサ８ができる。このように第
１のサイドウォールスペーサ８の最大膜厚はゲート電極
３の厚さと第１のＣＶＤ酸化膜１１の厚さの差によって
制御で′き、また第１のサイドゥオールスペーサ８の幅
はゲート電極３と第１のＣＶＤ酸化膜１１との距離によ
って制御できる。
次に前述の製造方法によって作られた薄い第１のサイド
ウオールスペーサ８を使用した半導体装置の製造方法に
ついて述べる。第１図にかいて、半導体基板１の不純物
濃度は約１×１０１６ｃＩＩＩ−３、ゲート酸化膜２の
厚さは２０ｎｍ、ゲート電Ｗｉ３の厚さは４ ０ ０
ｎｍである。第１のサイドゥオ−！レスペーサ８の最大
膜厚はゲート酸化膜２と窒化膜７の厚さも含めてゲート
電極３よシも薄い約１００ｎｍである。ゲート電極３を
マスクにし、第１のサイドウオ−μスペーサ８並びにそ
の外側のゲート酸化膜２及び窒化膜７を透過させて第１
のサイドウォールスペーサ８の下面及びその外側の半導
体基板表面１に砒素イオン９を注入条件５０ｋｅＶ、４
Ｘ１０ Ｃｌｌｇ で注入する。９ｏＯ℃，１００
分の熱処理後、Ｎ形不純物層１ｏの表面不純物濃度は、
第１のサイドウオールスペーサ８の厚さが１０ｏｎｍの
ときは約１．Ｉ Ｘ１ ０ ｃＩＩ１５０ｎｍ の
ときは約１，３ Ｘ Ｉ Ｑ２０備−６となる。
ウオールスペーサ８を使用した半導体装置の製造方法に
ついて述べる。第１図にかいて、半導体基板１の不純物
濃度は約１×１０１６ｃＩＩＩ−３、ゲート酸化膜２の
厚さは２０ｎｍ、ゲート電Ｗｉ３の厚さは４ ０ ０
ｎｍである。第１のサイドゥオ−！レスペーサ８の最大
膜厚はゲート酸化膜２と窒化膜７の厚さも含めてゲート
電極３よシも薄い約１００ｎｍである。ゲート電極３を
マスクにし、第１のサイドウオ−μスペーサ８並びにそ
の外側のゲート酸化膜２及び窒化膜７を透過させて第１
のサイドウォールスペーサ８の下面及びその外側の半導
体基板表面１に砒素イオン９を注入条件５０ｋｅＶ、４
Ｘ１０ Ｃｌｌｇ で注入する。９ｏＯ℃，１００
分の熱処理後、Ｎ形不純物層１ｏの表面不純物濃度は、
第１のサイドウオールスペーサ８の厚さが１０ｏｎｍの
ときは約１．Ｉ Ｘ１ ０ ｃＩＩ１５０ｎｍ の
ときは約１，３ Ｘ Ｉ Ｑ２０備−６となる。
以上のように本実施例によれば、ゲート電極３の側壁に
第１のサイドウオールスペーサ８を形成し、第１のサイ
ドウオールスペーサ８を透過させて砒素イオン９を注入
することにより、第１のサイドウォールスペーサ８下部
において水平方向の不純物濃度分−布に傾斜をつけるこ
とができ、その結果ゲート電極３下部の電界強度を緩和
することができ、ソース・ドレイン耐圧やホットキャリ
ア耐圧を高めることができる。ここで、砒素イオン９注
入時、第１のサイドウオールスペーサ８の外側にゲート
酸化膜２及び窒化膜７があることによって浅いソース・
ドレイン拡散層が作れる。また、本製造方法に釦いては
、１回のサイドウオールスペーサ形成と不純物イオン注
入によって、第１のサイドウオールスペーサ８下部の不
純物層とその外側のソース・ドレイン拡散層が形成でき
る利点がある。
第１のサイドウオールスペーサ８を形成し、第１のサイ
ドウオールスペーサ８を透過させて砒素イオン９を注入
することにより、第１のサイドウォールスペーサ８下部
において水平方向の不純物濃度分−布に傾斜をつけるこ
とができ、その結果ゲート電極３下部の電界強度を緩和
することができ、ソース・ドレイン耐圧やホットキャリ
ア耐圧を高めることができる。ここで、砒素イオン９注
入時、第１のサイドウオールスペーサ８の外側にゲート
酸化膜２及び窒化膜７があることによって浅いソース・
ドレイン拡散層が作れる。また、本製造方法に釦いては
、１回のサイドウオールスペーサ形成と不純物イオン注
入によって、第１のサイドウオールスペーサ８下部の不
純物層とその外側のソース・ドレイン拡散層が形成でき
る利点がある。
（実施例２）
第３図は本発明他の実施例のむける半導体装置の製造方
法を示す断面図である。第３図にむいて、１はＰ形シリ
コンからなる半導体基板、２はゲート酸化膜、３はゲー
ト電極、８は第１のサイドゥオールヌペーサで、これら
は実施例１の構或と同じである。１３はリンイオン、１
４ぱゲート電極３をマスクにし、第１のサイドウォール
スペーサ８を透過させて、第１のサイドウォーＩＬ／７
．ペーサ８の下面及びその外側の半導体基板表面１にリ
ンイオン１３を注入し、熱処理して形威されたＮ形低濃
度不純物層である。１６は第１のサイドウォールスペー
サ８上部に形成された第２のサイドゥオールスペーサで
ある。第１．第２のサイドウォールヌペーサ８．１５を
合わせた最大膜厚は約４ ０ ０ ｎｍである。１６は
砒素イオン、１７はゲート電極３並びに第１，第２のサ
イドウオールスペーサ８．１５をマスクにして砒素イオ
ン１６を注入し、熱処理して形成されたＮ形高濃度不純
物層である。
法を示す断面図である。第３図にむいて、１はＰ形シリ
コンからなる半導体基板、２はゲート酸化膜、３はゲー
ト電極、８は第１のサイドゥオールヌペーサで、これら
は実施例１の構或と同じである。１３はリンイオン、１
４ぱゲート電極３をマスクにし、第１のサイドウォール
スペーサ８を透過させて、第１のサイドウォーＩＬ／７
．ペーサ８の下面及びその外側の半導体基板表面１にリ
ンイオン１３を注入し、熱処理して形威されたＮ形低濃
度不純物層である。１６は第１のサイドウォールスペー
サ８上部に形成された第２のサイドゥオールスペーサで
ある。第１．第２のサイドウォールヌペーサ８．１５を
合わせた最大膜厚は約４ ０ ０ ｎｍである。１６は
砒素イオン、１７はゲート電極３並びに第１，第２のサ
イドウオールスペーサ８．１５をマスクにして砒素イオ
ン１６を注入し、熱処理して形成されたＮ形高濃度不純
物層である。
以上のように構或された半導体装置の製造方法について
以下詳しく説明する。
以下詳しく説明する。
第３図にかいて、半導体基板１の不純物濃度は約１×１
０１６備−３ ゲート酸化膜２の厚さは２ｏｎｍ，ゲー
ト電極３の厚さは４ ０ ０ ｎｍである。
０１６備−３ ゲート酸化膜２の厚さは２ｏｎｍ，ゲー
ト電極３の厚さは４ ０ ０ ｎｍである。
第１のサイドウォールスペーサ８の最大膜厚はゲート酸
化膜２と窒化膜７の厚さも含めてゲート電極３よりも薄
い約２ ０ ０ ｎｍである。第３図のａに示すように
、ゲート電極３をマスクにし、第１のサイドウオールス
ペーサ８並びにその外側のゲート酸化膜２及び窒化膜７
を透過させて第１のサイドウオールスペーサ８の下面及
びその外側の半導体基板表面１にリンイオン１３を注入
条件１ｏＯｋｅＶ， ２ Ｘ １０１３ａｓ−２で注入
する。９００℃，ｉｏｏ分の熱処理後、Ｎ形低濃度不純
物層１４の表面不純物濃度は、第１のサイドウオールス
ペーサ８の厚さが２００ｎｍのときは約６．２×１ｏ１
６ｃＩｒ５、１５Ｑｎｍのときは約８．Ｉ Ｘ１０ ６
１ 、１００ｎｍのときでは約１・９×１０１８Ｋ３
となる。このように不純物イオン注入時に第１のサイド
ウオールスペーサ８下部にかいて水平方向に不純物分布
の傾斜をつけることができる。
化膜２と窒化膜７の厚さも含めてゲート電極３よりも薄
い約２ ０ ０ ｎｍである。第３図のａに示すように
、ゲート電極３をマスクにし、第１のサイドウオールス
ペーサ８並びにその外側のゲート酸化膜２及び窒化膜７
を透過させて第１のサイドウオールスペーサ８の下面及
びその外側の半導体基板表面１にリンイオン１３を注入
条件１ｏＯｋｅＶ， ２ Ｘ １０１３ａｓ−２で注入
する。９００℃，ｉｏｏ分の熱処理後、Ｎ形低濃度不純
物層１４の表面不純物濃度は、第１のサイドウオールス
ペーサ８の厚さが２００ｎｍのときは約６．２×１ｏ１
６ｃＩｒ５、１５Ｑｎｍのときは約８．Ｉ Ｘ１０ ６
１ 、１００ｎｍのときでは約１・９×１０１８Ｋ３
となる。このように不純物イオン注入時に第１のサイド
ウオールスペーサ８下部にかいて水平方向に不純物分布
の傾斜をつけることができる。
次に第３図のｂに示すように、第１のサイドウオールス
ペーサ８上に第２のサイドウオールスペーサ１６を形威
し、ゲート電［３並びに第１．第２のサイドウオールス
ペーサ８．１６をマスクにして砒素イオン１６を注入し
、Ｎ形高濃度不純物層１了を形成しても、第１，第２の
サイドウォールスペーサ８，１６の膜厚が十分厚いため
、これら第１，第２のサイドウオールスペーサ８．１６
下部の半導体基板には砒素イオン１６は入シ込１ない。
ペーサ８上に第２のサイドウオールスペーサ１６を形威
し、ゲート電［３並びに第１．第２のサイドウオールス
ペーサ８．１６をマスクにして砒素イオン１６を注入し
、Ｎ形高濃度不純物層１了を形成しても、第１，第２の
サイドウォールスペーサ８，１６の膜厚が十分厚いため
、これら第１，第２のサイドウオールスペーサ８．１６
下部の半導体基板には砒素イオン１６は入シ込１ない。
以上のように本実施例によれば、ゲート電極３の側壁に
第１のサイドウオーｐスペーサ８を形成し、その上から
不純物イオンを注入することによシ、第１のサイドウオ
ールスペーサ８下部において水平方向の不純物濃度分布
に傾斜をつけることができ、その結果ゲート電極３下部
の電界強度を緩和することができる。筐た、リンイオン
１３の注入条件と第１のサイドウォールスペーサ８の厚
さを最適化することによって、最も大きいソース・ドレ
イン耐圧やホットキャリア耐圧が得られる。
第１のサイドウオーｐスペーサ８を形成し、その上から
不純物イオンを注入することによシ、第１のサイドウオ
ールスペーサ８下部において水平方向の不純物濃度分布
に傾斜をつけることができ、その結果ゲート電極３下部
の電界強度を緩和することができる。筐た、リンイオン
１３の注入条件と第１のサイドウォールスペーサ８の厚
さを最適化することによって、最も大きいソース・ドレ
イン耐圧やホットキャリア耐圧が得られる。
なか本実施例にかいて半導体基板１はＰ形としたが、半
導体基板１はＮ形でもよく、そのときはリンイオン１３
，砒素イオン１６０代わシにホウ素イオンなどを不純物
注入することになる，。
導体基板１はＮ形でもよく、そのときはリンイオン１３
，砒素イオン１６０代わシにホウ素イオンなどを不純物
注入することになる，。
発明の効果
以上のように本発明はゲート電極の側壁に第１のサイド
ウオールスペーサを形成し、ゲート電極及び第１のサイ
ドウオールスペーサの上から第１のサイドウオーｐスペ
ーサの下面及びその外側の半導体基板表面に不純物イオ
ンを注入することによシ，不純物イオン注入時に第１の
サイドウオールスペーサ下面の水平方向の不純物濃度分
布に傾斜をつけることができ、ソース・ドレイン耐圧や
ホットキャリア耐圧を高めることができる優れた半導体
装置の製造方法を実現できるものである。
ウオールスペーサを形成し、ゲート電極及び第１のサイ
ドウオールスペーサの上から第１のサイドウオーｐスペ
ーサの下面及びその外側の半導体基板表面に不純物イオ
ンを注入することによシ，不純物イオン注入時に第１の
サイドウオールスペーサ下面の水平方向の不純物濃度分
布に傾斜をつけることができ、ソース・ドレイン耐圧や
ホットキャリア耐圧を高めることができる優れた半導体
装置の製造方法を実現できるものである。
第１図，第３図は本発明の一実施例にかける半導体装置
の製造方法を示す断面図、第２図は薄い第１のサイドウ
ォールスペーサの製造方法を示す断面図、第４図は従来
のＬＤＤ構造の半導体装置の製造方法を示す断面図であ
る。 １・・・・・；半導体基板、２・・・・・・ゲート酸化
膜、３・・・・・・ゲート電極、４・・・・・・Ｎ形低
濃度不純物層、５・・・・・・サイドウオールスペーサ
、６・・・・・・Ｎ形高濃度不純物層、７・・・・・・
窒化膜、８・・・・・・第１のサイドウォールスペーサ
、９・・・・・・砒素イオン、１０・・・・・・Ｎ形不
純物層、１１・・・・・・第１のＣＶＤ酸化膜、１２・
・・・・・第２のＣＶＤ酸化膜、１３・・・・・・リン
イオン、１４・・・・・・Ｎ形低濃度不純物層、１６・
・・・・・第２のサイドウオールスペーサ、１６・・・
・・・砒素イオン、１７・・・・・・Ｎ形高濃度不純物
層。
の製造方法を示す断面図、第２図は薄い第１のサイドウ
ォールスペーサの製造方法を示す断面図、第４図は従来
のＬＤＤ構造の半導体装置の製造方法を示す断面図であ
る。 １・・・・・；半導体基板、２・・・・・・ゲート酸化
膜、３・・・・・・ゲート電極、４・・・・・・Ｎ形低
濃度不純物層、５・・・・・・サイドウオールスペーサ
、６・・・・・・Ｎ形高濃度不純物層、７・・・・・・
窒化膜、８・・・・・・第１のサイドウォールスペーサ
、９・・・・・・砒素イオン、１０・・・・・・Ｎ形不
純物層、１１・・・・・・第１のＣＶＤ酸化膜、１２・
・・・・・第２のＣＶＤ酸化膜、１３・・・・・・リン
イオン、１４・・・・・・Ｎ形低濃度不純物層、１６・
・・・・・第２のサイドウオールスペーサ、１６・・・
・・・砒素イオン、１７・・・・・・Ｎ形高濃度不純物
層。
Claims (3)
- （１）半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、前
記ゲート酸化膜並びにゲート電極上に窒化膜を形成する
工程と、前記ゲート電極の側壁にゲート電極の厚さより
薄い第１のサイドウォールスペーサを形成する工程と、
前記ゲート電極をマスクにし前記第１のサイドウォール
スペーサ並びにその外側の窒化膜及びゲート酸化膜を透
過させて前記第１のサイドウォールスペーサの下面及び
その外側の半導体基板表面に不純物イオンを注入する工
程とを備えたことを特徴とする半導体装置の製造方法。 - （２）ゲート電極をマスクにし第１のサイドウォールス
ペーサ並びにその外側の窒化膜及びゲート酸化膜を透過
させて前記第１のサイドウォールスペーサの下面並びに
その外側の半導体基板表面に不純物イオンを注入する工
程の後に、前記第１のサイドウォールスペーサ上に第２
のサイドウォールスペーサを形成する工程と、前記ゲー
ト電極及び前記第１、第２のサイドウォールスペーサを
マスクにし、前記第１、第２のサイドウォールスペーサ
の外側の窒化膜及びゲート酸化膜を透過させて前記第１
、第２のサイドウォールスペーサの外側の半導体基板表
面に不純物イオンを注入する工程とを加えたことを特徴
とする請求項１記載の半導体装置の製造方法。 - （３）窒化膜上にゲート電極から離れて第１の酸化膜を
形成する工程と、前記ゲート電極及び第１の酸化膜上に
第２の酸化膜を形成する工程と、前記第２の酸化膜及び
第１の酸化膜をエッチングする工程から第１のサイドウ
ォールスペーサを形成する請求項１または２記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15344789A JPH0319239A (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15344789A JPH0319239A (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319239A true JPH0319239A (ja) | 1991-01-28 |
Family
ID=15562751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15344789A Pending JPH0319239A (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319239A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866377A (en) * | 1994-12-30 | 1999-02-02 | Chong Kun Dang Corporation | Aminooligosaccharide derivative and process for preparing the same |
| CN103594511A (zh) * | 2012-08-13 | 2014-02-19 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
-
1989
- 1989-06-15 JP JP15344789A patent/JPH0319239A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866377A (en) * | 1994-12-30 | 1999-02-02 | Chong Kun Dang Corporation | Aminooligosaccharide derivative and process for preparing the same |
| CN103594511A (zh) * | 2012-08-13 | 2014-02-19 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103594511B (zh) * | 2012-08-13 | 2017-02-08 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
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