JPH05181446A - 図形表示処理装置 - Google Patents
図形表示処理装置Info
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- JPH05181446A JPH05181446A JP3360003A JP36000391A JPH05181446A JP H05181446 A JPH05181446 A JP H05181446A JP 3360003 A JP3360003 A JP 3360003A JP 36000391 A JP36000391 A JP 36000391A JP H05181446 A JPH05181446 A JP H05181446A
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Abstract
(57)【要約】
【目的】 種々のＣＲＴに統続使用し得る図面表示処理
装置を提供すること。 【構成】 情報処理装置の図形表示処理装置において、
表示クロックを可変に調整することが出来る手段と、表
示画面を記憶する手段であるフレームバッファ１と、該
フレームバッファ１より表示データを表示クロックに同
期して読みだす手段と、該読みだしたデータをシリアル
にＤ／Ａ変換する手段と、表示同期信号タイミングを変
更できる手段とを有すること。
装置を提供すること。 【構成】 情報処理装置の図形表示処理装置において、
表示クロックを可変に調整することが出来る手段と、表
示画面を記憶する手段であるフレームバッファ１と、該
フレームバッファ１より表示データを表示クロックに同
期して読みだす手段と、該読みだしたデータをシリアル
にＤ／Ａ変換する手段と、表示同期信号タイミングを変
更できる手段とを有すること。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置における図
示表示処理装置に係り、特にフレームバッファの表示デ
ータの読みだし制御を行う機能と、ＣＲＴ表示部に表示
信号であるビデオ信号および水平同期周波数，垂直同期
周波数を出力するとともにこれらを制御する機能を備え
た図形表示処理装置に関する。
示表示処理装置に係り、特にフレームバッファの表示デ
ータの読みだし制御を行う機能と、ＣＲＴ表示部に表示
信号であるビデオ信号および水平同期周波数，垂直同期
周波数を出力するとともにこれらを制御する機能を備え
た図形表示処理装置に関する。
【０００２】
【従来の技術】従来の、図形表示装置では、表示するた
めの周波数及び表示同期タイミングの値は固定されてい
て、機種の異なる装置毎に接続し表示できるＣＲＴ装置
が、一意に決まっていた。
めの周波数及び表示同期タイミングの値は固定されてい
て、機種の異なる装置毎に接続し表示できるＣＲＴ装置
が、一意に決まっていた。
【０００３】
【発明が解決しようとする課題】前述した如く従来の図
形表示装置では、表示するための周波数及び表示同期タ
イミングの値は固定されていて、機種の異なる装置毎に
接続し表示できるＣＲＴ装置が一意に決まっていた。こ
のため、同じ解像度のＣＲＴ装置であっても表示制御部
である本体が違うと、これとうまく表示できなかった。
また解像度が違う場合においても本体に依存して専用の
ＣＲＴ装置が必要であった。
形表示装置では、表示するための周波数及び表示同期タ
イミングの値は固定されていて、機種の異なる装置毎に
接続し表示できるＣＲＴ装置が一意に決まっていた。こ
のため、同じ解像度のＣＲＴ装置であっても表示制御部
である本体が違うと、これとうまく表示できなかった。
また解像度が違う場合においても本体に依存して専用の
ＣＲＴ装置が必要であった。
【０００４】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、種々のＣＲＴに接続使用し得る図面
表示処理装置を提供することを、その目的とする。
を改善し、とくに、種々のＣＲＴに接続使用し得る図面
表示処理装置を提供することを、その目的とする。
【０００５】
【課題を解決するための手段】本発明では、表示するた
めの周波数を可変に調整することができる表示クロック
発生部と、表示画面を記憶する手段であるフレームバッ
ファと、フレームバッファより表示データを表示周波数
に同期して読み出すとともに、フレームバッファのデー
タを拡大縮小するためフレームバッファの表示アドレス
を与えるフレームバッファ制御部と、読み出した表示デ
ータをシリアルにＤ／Ａ変換するＤＡコンバータと、表
示同期信号タイミングである水平同期周波数と垂直同期
周波数を指定した周波数に変更できる表示タイミング発
生部とを有する、等の構成を採っている。これによって
前述した目的を達成しようとするものである。
めの周波数を可変に調整することができる表示クロック
発生部と、表示画面を記憶する手段であるフレームバッ
ファと、フレームバッファより表示データを表示周波数
に同期して読み出すとともに、フレームバッファのデー
タを拡大縮小するためフレームバッファの表示アドレス
を与えるフレームバッファ制御部と、読み出した表示デ
ータをシリアルにＤ／Ａ変換するＤＡコンバータと、表
示同期信号タイミングである水平同期周波数と垂直同期
周波数を指定した周波数に変更できる表示タイミング発
生部とを有する、等の構成を採っている。これによって
前述した目的を達成しようとするものである。
【０００６】
【実施例】以下、本発明の第１実施例を図１ないし図３
に基づいて説明する。この図１ないし図３において、フ
レームバッファ１は、デュアルポートＤＲＡＭで構成さ
れたメモリアレイで、表示すべき図形データを画面イメ
ージを画素毎に記憶する手段であり、フレームバッフア
制御部２が表示タイミング発生部３で発生された読みだ
し周波数ＳＣとに合わせて、フレームバッファ１のデュ
アルポートＤＲＡＭのシリアル出力側より図形データを
複数画素、例えば４画素同時に読みだされ、図１のシリ
アライザ４が４対１にパラレル・シリアル変換し、ＤＡ
コンバータ５に渡し、Ｄ／Ａ変換しＣＲＴ表示部６にビ
デオ信号として出力される。
に基づいて説明する。この図１ないし図３において、フ
レームバッファ１は、デュアルポートＤＲＡＭで構成さ
れたメモリアレイで、表示すべき図形データを画面イメ
ージを画素毎に記憶する手段であり、フレームバッフア
制御部２が表示タイミング発生部３で発生された読みだ
し周波数ＳＣとに合わせて、フレームバッファ１のデュ
アルポートＤＲＡＭのシリアル出力側より図形データを
複数画素、例えば４画素同時に読みだされ、図１のシリ
アライザ４が４対１にパラレル・シリアル変換し、ＤＡ
コンバータ５に渡し、Ｄ／Ａ変換しＣＲＴ表示部６にビ
デオ信号として出力される。
【０００７】表示クロック発生部７は、例えば1280×10
24の解像度をもった垂直周波数が60［Ｈｚ］のＣＲＴに
対しては110［ＭＨｚ］の周波数で発振し、また同じ解
像度でも垂直周波数が70［Ｈｚ］の場合は125［ＭＨ
ｚ］の周波数で、73［Ｈｚ］の場合は137［ＭＨｚ］で
発振し、1024×800 の解像度をもった60［Ｈｚ］のＣＲ
Ｔに表示する場合は100［ＭＨｚ］の周波数で発振する
等、発振周波数を変更して発生する手段を有している。
24の解像度をもった垂直周波数が60［Ｈｚ］のＣＲＴに
対しては110［ＭＨｚ］の周波数で発振し、また同じ解
像度でも垂直周波数が70［Ｈｚ］の場合は125［ＭＨ
ｚ］の周波数で、73［Ｈｚ］の場合は137［ＭＨｚ］で
発振し、1024×800 の解像度をもった60［Ｈｚ］のＣＲ
Ｔに表示する場合は100［ＭＨｚ］の周波数で発振する
等、発振周波数を変更して発生する手段を有している。
【０００８】表示タイミング記憶部８は、図２に示すよ
うに表示に必要な水平フロントポーチ，水平ブランキン
グ，水平同期，水平アクティブ，垂直フロントポーチ，
垂直部ランキング，垂直同期，垂直アクティブ，各タイ
ミングのカウント値を記憶する部分である。この表示タ
イミング記憶部８は、ホストから与えられた上記のタイ
ミングを、それぞれＨ−ＦＰ，Ｈ−ＢＫ，Ｈ−ＳＹ，Ｈ
−ＡＣ，Ｖ−ＡＣ，Ｖ−ＢＫ，Ｖ−ＳＹ，Ｖ−ＡＣ各レ
ジスタに格納し記憶する。この記憶されたカウントタイ
ミングが表示タイミング発生部３内の表示制御用カウン
タである水平同期用カウンタ（Ｈ−ＣＮＴ）と垂直同期
用カウンタ（Ｖ−ＣＮＴ）の値に設定され、それぞれカ
ウントダウンし、表示制御用カウンタの値が０になった
時点で次の状態に移り、新たなカウンタの初期値をセレ
クタで選択し、ロードするという処理を行うことによっ
て表示タイミングを得ることが出来る。この時の水平同
期用カウンタ（Ｈ−ＣＮＴ）の入力クロックは、表示ク
ロック発生部７で発生されたクロックでカウントする。
うに表示に必要な水平フロントポーチ，水平ブランキン
グ，水平同期，水平アクティブ，垂直フロントポーチ，
垂直部ランキング，垂直同期，垂直アクティブ，各タイ
ミングのカウント値を記憶する部分である。この表示タ
イミング記憶部８は、ホストから与えられた上記のタイ
ミングを、それぞれＨ−ＦＰ，Ｈ−ＢＫ，Ｈ−ＳＹ，Ｈ
−ＡＣ，Ｖ−ＡＣ，Ｖ−ＢＫ，Ｖ−ＳＹ，Ｖ−ＡＣ各レ
ジスタに格納し記憶する。この記憶されたカウントタイ
ミングが表示タイミング発生部３内の表示制御用カウン
タである水平同期用カウンタ（Ｈ−ＣＮＴ）と垂直同期
用カウンタ（Ｖ−ＣＮＴ）の値に設定され、それぞれカ
ウントダウンし、表示制御用カウンタの値が０になった
時点で次の状態に移り、新たなカウンタの初期値をセレ
クタで選択し、ロードするという処理を行うことによっ
て表示タイミングを得ることが出来る。この時の水平同
期用カウンタ（Ｈ−ＣＮＴ）の入力クロックは、表示ク
ロック発生部７で発生されたクロックでカウントする。
【０００９】上記のようにＣＲＴ表示部６に送信する水
平同期信号（Ｈ−ＳＹＮＣ）と垂直同期信号（Ｖ−ＳＹ
ＮＣ）及びビデオ信号のタイミングなどが、図３の様な
タイミングで発生される。これは垂直周波数が73［Ｈ
ｚ］の場合で、表示クロック発生部が発振する周波数は
137［ＭＨｚ］の場合である。このようにして異なった
タイミングの周波数を必要とするＣＲＴにおいても、フ
レームバッファのデータを表示することが出来る。
平同期信号（Ｈ−ＳＹＮＣ）と垂直同期信号（Ｖ−ＳＹ
ＮＣ）及びビデオ信号のタイミングなどが、図３の様な
タイミングで発生される。これは垂直周波数が73［Ｈ
ｚ］の場合で、表示クロック発生部が発振する周波数は
137［ＭＨｚ］の場合である。このようにして異なった
タイミングの周波数を必要とするＣＲＴにおいても、フ
レームバッファのデータを表示することが出来る。
【００１０】第２実施例を図４ないし図７に基づいて説
明する。この第２実施例は、例えば図４のようにフレー
ムバッファが640 ×480 の画素を有しており、また図５
のようにＣＲＴが1280×1024の表示領域を有している場
合に、ＣＲＴの解像度の方がフレームバッファの有して
いる画素数より多いので、図６のようにＣＲＴの一部分
にフレームバッファの図形データを表示することにな
る。
明する。この第２実施例は、例えば図４のようにフレー
ムバッファが640 ×480 の画素を有しており、また図５
のようにＣＲＴが1280×1024の表示領域を有している場
合に、ＣＲＴの解像度の方がフレームバッファの有して
いる画素数より多いので、図６のようにＣＲＴの一部分
にフレームバッファの図形データを表示することにな
る。
【００１１】表示タイミング発生部３は、図６のように
ＣＲＴ表示部に表示するために、以下の処理を行う。図
８に示すように、ＣＲＴ表示部のどの領域に表示するの
か，上位プロセッサよりＣＲＴの水平方向で何画素目か
ら表示するのか，何画素表示するか，また垂直方向で何
ライン目から何ライン分表示するのかを，表示タイミン
グ記憶部のＨ−ＣＳ，Ｈ−ＣＰ，Ｖ−ＣＳ，Ｖ−ＣＬの
各レジスタに記憶する。このとき、水平フロントポー
チ，水平ブランキング，水平同期，水平アクティブ，垂
直フロントポーチ，垂直部ランキング，垂直同期，垂直
アクティブ，各タイミングも、Ｈ−ＦＰ，Ｈ−ＢＫ，Ｈ
−ＳＹ，Ｈ−ＡＣ，Ｖ−ＦＰ，Ｖ−ＢＫ，Ｖ−ＳＹ，Ｖ
−ＡＣ各レジスタに格納される。この格納された値が、
表示タイミング発生部内の水平カウンタ，垂直カウンタ
の値に設定され、カウントダウンし表示制御用カウンタ
の値が「０」になった時点で次の状態に移り、新たなカ
ウンタの初期値をロードするという処理を行うことによ
って表示タイミングを得ることが出来る。この時の表示
制御用カウンタの入力クロックは、表示クロック発生部
で発生されたクロックでカウントする。
ＣＲＴ表示部に表示するために、以下の処理を行う。図
８に示すように、ＣＲＴ表示部のどの領域に表示するの
か，上位プロセッサよりＣＲＴの水平方向で何画素目か
ら表示するのか，何画素表示するか，また垂直方向で何
ライン目から何ライン分表示するのかを，表示タイミン
グ記憶部のＨ−ＣＳ，Ｈ−ＣＰ，Ｖ−ＣＳ，Ｖ−ＣＬの
各レジスタに記憶する。このとき、水平フロントポー
チ，水平ブランキング，水平同期，水平アクティブ，垂
直フロントポーチ，垂直部ランキング，垂直同期，垂直
アクティブ，各タイミングも、Ｈ−ＦＰ，Ｈ−ＢＫ，Ｈ
−ＳＹ，Ｈ−ＡＣ，Ｖ−ＦＰ，Ｖ−ＢＫ，Ｖ−ＳＹ，Ｖ
−ＡＣ各レジスタに格納される。この格納された値が、
表示タイミング発生部内の水平カウンタ，垂直カウンタ
の値に設定され、カウントダウンし表示制御用カウンタ
の値が「０」になった時点で次の状態に移り、新たなカ
ウンタの初期値をロードするという処理を行うことによ
って表示タイミングを得ることが出来る。この時の表示
制御用カウンタの入力クロックは、表示クロック発生部
で発生されたクロックでカウントする。
【００１２】画素データの読み出しは、フレームバッフ
ァ制御部２が表示タイミング発生部３で発生されたビデ
オ出力信号のタイミングと読み出し周波数に合わせて、
フレームバッファ１のデュアルポートＤＲＡＭのシリア
ル出力側より、複数画素、例えば４画素同時に読みださ
れ、図４ないし図７のシリアライザが４対１にパラレル
・シリアル変換し、ＤＡコンバータに渡し、Ｄ／Ａ変換
しＣＲＴ表示部にビデオ信号として出力される。また表
示領域が終わった時点で再びＣＲＴへカラーデータの送
信を行わないで画面に何も表示しないようにビデオ出力
のレベルを固定する。
ァ制御部２が表示タイミング発生部３で発生されたビデ
オ出力信号のタイミングと読み出し周波数に合わせて、
フレームバッファ１のデュアルポートＤＲＡＭのシリア
ル出力側より、複数画素、例えば４画素同時に読みださ
れ、図４ないし図７のシリアライザが４対１にパラレル
・シリアル変換し、ＤＡコンバータに渡し、Ｄ／Ａ変換
しＣＲＴ表示部にビデオ信号として出力される。また表
示領域が終わった時点で再びＣＲＴへカラーデータの送
信を行わないで画面に何も表示しないようにビデオ出力
のレベルを固定する。
【００１３】上記のようにＣＲＴに送信する水平同期周
波数と垂直同期周波数及びフロントポーチ，バックポー
チのタイミングなどＣＲＴ表示制御信号は表示タイミン
グ発生部３で生成され、ＣＲＴに送信される。このとき
発生されるタイミングの一例を図９に示す。フレームバ
ッファより画素データを読みだすタイミングは、水平同
期タイミングのビデオ信号と垂直同期タイミングのビデ
オ出力信号が両方アクティブの期間中に読みだされるこ
とになる。表示クロック発生部は図１の実施例の場合と
同様に、ＣＲＴの周波数に合わせて発振周波数を変更出
来る。その他の構成は前述した図１の実施例と同一とな
っている。このようにして、フレームバッファより表示
領域が大きな解像度のＣＲＴでまた異なった表示タイミ
ングのＣＲＴにおいても、フレームバッファのデータを
表示することが出来る。
波数と垂直同期周波数及びフロントポーチ，バックポー
チのタイミングなどＣＲＴ表示制御信号は表示タイミン
グ発生部３で生成され、ＣＲＴに送信される。このとき
発生されるタイミングの一例を図９に示す。フレームバ
ッファより画素データを読みだすタイミングは、水平同
期タイミングのビデオ信号と垂直同期タイミングのビデ
オ出力信号が両方アクティブの期間中に読みだされるこ
とになる。表示クロック発生部は図１の実施例の場合と
同様に、ＣＲＴの周波数に合わせて発振周波数を変更出
来る。その他の構成は前述した図１の実施例と同一とな
っている。このようにして、フレームバッファより表示
領域が大きな解像度のＣＲＴでまた異なった表示タイミ
ングのＣＲＴにおいても、フレームバッファのデータを
表示することが出来る。
【００１４】次に請求項３について図を用いて説明す
る。第３実施例を図１０ないし図１３に基づいて説明す
る。この第３実施例は、例えば図１０のようにフレーム
バッファが2048×2048の画素を有しており、また図１１
のようにＣＲＴが1280×1024の表示領域を有している場
合に、ＣＲＴの解像度の方がフレームバッファの有して
いる画素数より多いので、図１２のようにＣＲＴの一部
分にフレームバッファの図形データを表示することにな
る。表示タイミング発生部は、図１２のようにＣＲＴ表
示部に表示するために、以下の処理を行う。
る。第３実施例を図１０ないし図１３に基づいて説明す
る。この第３実施例は、例えば図１０のようにフレーム
バッファが2048×2048の画素を有しており、また図１１
のようにＣＲＴが1280×1024の表示領域を有している場
合に、ＣＲＴの解像度の方がフレームバッファの有して
いる画素数より多いので、図１２のようにＣＲＴの一部
分にフレームバッファの図形データを表示することにな
る。表示タイミング発生部は、図１２のようにＣＲＴ表
示部に表示するために、以下の処理を行う。
【００１５】すなわち、図１４に示すように、フレーム
バッファのどの領域に表示するか、上位プロセッサより
フレームバッファの水平方向で何画素目から表示する
か、また垂直方向で何ライン目から表示するかを、表示
タイミング記憶部のＨ−ＦＳ，Ｖ−ＦＳの各レジスタに
記憶する。このとき、水平フロントポーチ，水平ブラン
キング，水平同期，水平アクティブ，垂直フロントポー
チ，垂直部ランキング，垂直同期，垂直アクティブ，各
タイミングも、Ｈ−ＦＰ，Ｈ−ＢＫ，Ｈ−ＳＹ，Ｈ−Ａ
Ｃ，Ｖ−ＦＰ，Ｖ−ＢＫ，Ｖ−ＳＹ，Ｖ−ＡＣ各レジス
タに格納される。
バッファのどの領域に表示するか、上位プロセッサより
フレームバッファの水平方向で何画素目から表示する
か、また垂直方向で何ライン目から表示するかを、表示
タイミング記憶部のＨ−ＦＳ，Ｖ−ＦＳの各レジスタに
記憶する。このとき、水平フロントポーチ，水平ブラン
キング，水平同期，水平アクティブ，垂直フロントポー
チ，垂直部ランキング，垂直同期，垂直アクティブ，各
タイミングも、Ｈ−ＦＰ，Ｈ−ＢＫ，Ｈ−ＳＹ，Ｈ−Ａ
Ｃ，Ｖ−ＦＰ，Ｖ−ＢＫ，Ｖ−ＳＹ，Ｖ−ＡＣ各レジス
タに格納される。
【００１６】この格納された値が表示タイミング発生部
内の水平カウンタ，垂直カウンタの値に設定され、カウ
ントダウンし表示制御用カウンタの値が０になった時点
で次の状態に移り、新たなカウンタの初期値をロードす
るという処理を行うことによって表示タイミングを得る
ことが出来る。この時の表示制御用カウンタの入力クロ
ックは、表示クロック発生部で発生されたクロックでカ
ウントする。
内の水平カウンタ，垂直カウンタの値に設定され、カウ
ントダウンし表示制御用カウンタの値が０になった時点
で次の状態に移り、新たなカウンタの初期値をロードす
るという処理を行うことによって表示タイミングを得る
ことが出来る。この時の表示制御用カウンタの入力クロ
ックは、表示クロック発生部で発生されたクロックでカ
ウントする。
【００１７】フレームバッファより画素データを読みだ
しを開始するアドレスは、Ｈ−ＦＳ，Ｖ−ＦＳで指定さ
れたアドレスから読み出しを開始し、ＣＲＴ表示に必要
な水平画素，垂直画素分を読みだす。画素データの読み
出しは、フレームバッファ制御部２が表示タイミング記
憶部で記憶されたＨ−ＦＳ，Ｖ−ＦＳの値でそれぞれフ
レームバッファの水平アドレス，垂直アドレスから読み
だしを開始し、読み出し周波数に合わせてフレームバッ
ファ１のデュアルポートＤＲＡＭのシリアル出力側よ
り、複数画素、例えば４画素同時に読みだされ、シリア
ライザが４対１にパラレル・シリアル変換し、ＤＡコン
バータに渡し、Ｄ／Ａ変換しＣＲＴ表示部にビデオ信号
として出力される。上記のようにＣＲＴに送信する水平
同期周波数と垂直同期周波数及びフロントポーチ，バッ
クポーチのタイミングなどＣＲＴ表示制御信号は、表示
タイミング発生部で生成され、ＣＲＴに送信される。表
示クロック発生部は、図１に示す実施例の場合と同様に
ＣＲＴの周波数に合わせて発振周波数を変更出来る。こ
のようにして、フレームバッファより表示領域が小さな
解像度のＣＲＴでまた異なった表示タイミングのＣＲＴ
においても、フレームバッファのデータを表示すること
が出来る。
しを開始するアドレスは、Ｈ−ＦＳ，Ｖ−ＦＳで指定さ
れたアドレスから読み出しを開始し、ＣＲＴ表示に必要
な水平画素，垂直画素分を読みだす。画素データの読み
出しは、フレームバッファ制御部２が表示タイミング記
憶部で記憶されたＨ−ＦＳ，Ｖ−ＦＳの値でそれぞれフ
レームバッファの水平アドレス，垂直アドレスから読み
だしを開始し、読み出し周波数に合わせてフレームバッ
ファ１のデュアルポートＤＲＡＭのシリアル出力側よ
り、複数画素、例えば４画素同時に読みだされ、シリア
ライザが４対１にパラレル・シリアル変換し、ＤＡコン
バータに渡し、Ｄ／Ａ変換しＣＲＴ表示部にビデオ信号
として出力される。上記のようにＣＲＴに送信する水平
同期周波数と垂直同期周波数及びフロントポーチ，バッ
クポーチのタイミングなどＣＲＴ表示制御信号は、表示
タイミング発生部で生成され、ＣＲＴに送信される。表
示クロック発生部は、図１に示す実施例の場合と同様に
ＣＲＴの周波数に合わせて発振周波数を変更出来る。こ
のようにして、フレームバッファより表示領域が小さな
解像度のＣＲＴでまた異なった表示タイミングのＣＲＴ
においても、フレームバッファのデータを表示すること
が出来る。
【００１８】ここで、前述した第２実施例（図４）の応
用例について説明する。例えば図４）のようにフレーム
バッファが640 ×480 の画素を有しており、また図５の
ようにＣＲＴが1280×1024の表示領域を有している場合
に、ＣＲＴの解像度の方がフレームバッファの有してい
る画素数より多いので、図７のようにＣＲＴの一部分に
フレームバッファの図形データを表示することになる。
表示タイミング発生部３は、図７のようにＣＲＴ表示部
に表示するために、以下の処理を行う。
用例について説明する。例えば図４）のようにフレーム
バッファが640 ×480 の画素を有しており、また図５の
ようにＣＲＴが1280×1024の表示領域を有している場合
に、ＣＲＴの解像度の方がフレームバッファの有してい
る画素数より多いので、図７のようにＣＲＴの一部分に
フレームバッファの図形データを表示することになる。
表示タイミング発生部３は、図７のようにＣＲＴ表示部
に表示するために、以下の処理を行う。
【００１９】図８に示すように、水平フロントポーチ，
水平ブランキング，水平同期，水平アクティブ，垂直フ
ロントポーチ，垂直部ランキング，垂直同期，垂直アク
ティブ，各タイミングも、Ｈ−ＦＰ，Ｈ−ＢＫ，Ｈ−Ｓ
Ｙ，Ｈ−ＡＣ，Ｖ−ＦＰ，Ｖ−ＢＫ，Ｖ−ＳＹ，Ｖ−Ａ
Ｃの各レジスタに格納される。フレームバッファをどれ
くらいの領域に拡大するかは、水平アクティブ，垂直ア
クティブの値によって決定される。つまり、フレームバ
ッファの水平画素数を水平アクティブの値に割り当てる
と共に、垂直ライン数を垂直アクティブのライン数に割
り当てるようにする。
水平ブランキング，水平同期，水平アクティブ，垂直フ
ロントポーチ，垂直部ランキング，垂直同期，垂直アク
ティブ，各タイミングも、Ｈ−ＦＰ，Ｈ−ＢＫ，Ｈ−Ｓ
Ｙ，Ｈ−ＡＣ，Ｖ−ＦＰ，Ｖ−ＢＫ，Ｖ−ＳＹ，Ｖ−Ａ
Ｃの各レジスタに格納される。フレームバッファをどれ
くらいの領域に拡大するかは、水平アクティブ，垂直ア
クティブの値によって決定される。つまり、フレームバ
ッファの水平画素数を水平アクティブの値に割り当てる
と共に、垂直ライン数を垂直アクティブのライン数に割
り当てるようにする。
【００２０】そして、図８の各レジスタに格納された値
が表示タイミング発生部内の水平カウンタ，垂直カウン
タの値に設定され、カウントダウンし表示制御用カウン
タの値が０になった時点で次の状態に移り、新たなカウ
ンタの初期値をロードするという処理を行うことによっ
て表示タイミングを得ることが出来る。この時の表示制
御用カウンタの入力クロックは、表示クロック発生部で
発生されたクロックでカウントする。
が表示タイミング発生部内の水平カウンタ，垂直カウン
タの値に設定され、カウントダウンし表示制御用カウン
タの値が０になった時点で次の状態に移り、新たなカウ
ンタの初期値をロードするという処理を行うことによっ
て表示タイミングを得ることが出来る。この時の表示制
御用カウンタの入力クロックは、表示クロック発生部で
発生されたクロックでカウントする。
【００２１】また、読み出し周波数は、フレームバッフ
ァの画素数をＣＲＴの解像度にあわせて読みだすように
する。つまりフレームバッファ側の画素数がＣＲＴ側の
解像度より少ないので同じ画素を数回繰り返しＣＲＴに
送信する。垂直側の処理も同様で、フレームバッファ側
のライン数がＣＲＴの水平線数より小さいので同じライ
ンを数回繰り返し読みだす。ＣＲＴ表示に必要な水平画
素，垂直ライン分にフレームバッファの画素分を割り当
てる。画素データの読み出しはフレームバッファ制御部
が表示タイミング記憶部で作成された読み出し周波数に
合わせてフレームバッファ１のデュアルポートＤＲＡＭ
のシリアル出力側より、複数画素、例えば４画素同時に
読みだされ、シリアライザが４対１にパラレル・シリア
ル変換する時にＣＲＴの解像度分にフレームバッファの
水平線の画素を合わせるために同じ画素データを何回か
続けてＤＡコンバータに出力し、ＤＡコンバータがＤ／
Ａ変換しＣＲＴ表示部にビデオ信号として出力される。
ァの画素数をＣＲＴの解像度にあわせて読みだすように
する。つまりフレームバッファ側の画素数がＣＲＴ側の
解像度より少ないので同じ画素を数回繰り返しＣＲＴに
送信する。垂直側の処理も同様で、フレームバッファ側
のライン数がＣＲＴの水平線数より小さいので同じライ
ンを数回繰り返し読みだす。ＣＲＴ表示に必要な水平画
素，垂直ライン分にフレームバッファの画素分を割り当
てる。画素データの読み出しはフレームバッファ制御部
が表示タイミング記憶部で作成された読み出し周波数に
合わせてフレームバッファ１のデュアルポートＤＲＡＭ
のシリアル出力側より、複数画素、例えば４画素同時に
読みだされ、シリアライザが４対１にパラレル・シリア
ル変換する時にＣＲＴの解像度分にフレームバッファの
水平線の画素を合わせるために同じ画素データを何回か
続けてＤＡコンバータに出力し、ＤＡコンバータがＤ／
Ａ変換しＣＲＴ表示部にビデオ信号として出力される。
【００２２】上記のようにＣＲＴに送信する水平同期周
波数と垂直同期周波数及びフロントポーチ，バックポー
チのタイミングなどＣＲＴ表示制御信号は、表示タイミ
ング発生部３で生成され、ＣＲＴに送信される。表示ク
ロック発生部は、図１に示す実施例の場合と同様にＣＲ
Ｔの周波数に合わせて発振周波数を変更出来る。このよ
うにして、フレームバッファより表示領域が大きな解像
度のＣＲＴに画面全体にフレームバッファの図形データ
を表示できる。また異なった表示タイミングのＣＲＴに
おいても、フレームバッファのデータを表示することが
出来る。
波数と垂直同期周波数及びフロントポーチ，バックポー
チのタイミングなどＣＲＴ表示制御信号は、表示タイミ
ング発生部３で生成され、ＣＲＴに送信される。表示ク
ロック発生部は、図１に示す実施例の場合と同様にＣＲ
Ｔの周波数に合わせて発振周波数を変更出来る。このよ
うにして、フレームバッファより表示領域が大きな解像
度のＣＲＴに画面全体にフレームバッファの図形データ
を表示できる。また異なった表示タイミングのＣＲＴに
おいても、フレームバッファのデータを表示することが
出来る。
【００２３】次に、前述した第３実施例（図１０）の応
用例について説明する。例えば図１０のようにフレーム
バッファが2048×2048の画素を有しており、また図１１
のようにＣＲＴが1280×1024の表示領域を有している場
合に、ＣＲＴの解像度の方がフレームバッファの有して
いる画素数より多いので図１３のようにＣＲＴにフレー
ムバッファの図形データを圧縮して表示することにな
る。表示タイミング発生部３は、図１３のようにＣＲＴ
表示部に表示するために、以下の処理を行う。
用例について説明する。例えば図１０のようにフレーム
バッファが2048×2048の画素を有しており、また図１１
のようにＣＲＴが1280×1024の表示領域を有している場
合に、ＣＲＴの解像度の方がフレームバッファの有して
いる画素数より多いので図１３のようにＣＲＴにフレー
ムバッファの図形データを圧縮して表示することにな
る。表示タイミング発生部３は、図１３のようにＣＲＴ
表示部に表示するために、以下の処理を行う。
【００２４】まず、図２に示すように、水平フロントポ
ーチ，水平ブランキング，水平同期，水平アクティブ，
垂直フロントポーチ，垂直部ランキング，垂直同期，垂
直アクティブ，各タイミングも、Ｈ−ＦＰ，Ｈ−ＢＫ，
Ｈ−ＳＹ，Ｈ−ＡＣ，Ｖ−ＦＰ，Ｖ−ＢＫ，Ｖ−ＳＹ，
Ｖ−ＡＣの各レジスタに格納される。フレームバッファ
をどれくらいの領域に縮小するかは、水平アクティブ，
垂直アクティブの値によって決定される。つまり、フレ
ームバッファの水平画素数を水平アクティブの値に割り
当てると共に、垂直ライン数を垂直アクティブのライン
数に割り当てるようにする。図２の各レジスタに格納さ
れた値が表示タイミング発生部内の水平カウンタ，垂直
カウンタの値に設定され、カウントダウンし表示制御用
カウンタの値が０になった時点で次の状態に移り、新た
なカウンタの初期値をロードするという処理を行うこと
によって表示タイミングを得ることが出来る。この時の
表示制御用カウンタの入力クロックは、表示クロック発
生部で発生されたクロックでカウントする。
ーチ，水平ブランキング，水平同期，水平アクティブ，
垂直フロントポーチ，垂直部ランキング，垂直同期，垂
直アクティブ，各タイミングも、Ｈ−ＦＰ，Ｈ−ＢＫ，
Ｈ−ＳＹ，Ｈ−ＡＣ，Ｖ−ＦＰ，Ｖ−ＢＫ，Ｖ−ＳＹ，
Ｖ−ＡＣの各レジスタに格納される。フレームバッファ
をどれくらいの領域に縮小するかは、水平アクティブ，
垂直アクティブの値によって決定される。つまり、フレ
ームバッファの水平画素数を水平アクティブの値に割り
当てると共に、垂直ライン数を垂直アクティブのライン
数に割り当てるようにする。図２の各レジスタに格納さ
れた値が表示タイミング発生部内の水平カウンタ，垂直
カウンタの値に設定され、カウントダウンし表示制御用
カウンタの値が０になった時点で次の状態に移り、新た
なカウンタの初期値をロードするという処理を行うこと
によって表示タイミングを得ることが出来る。この時の
表示制御用カウンタの入力クロックは、表示クロック発
生部で発生されたクロックでカウントする。
【００２５】水平の読み出し周波数は、フレームバッフ
ァの画素数をＣＲＴの解像度に合せて読みだすようにす
る。つまりフレームバッファ側の画素数がＣＲＴ側の解
像度より多いので画素を間引きしＣＲＴに送信する。垂
直側の処理も同様で、フレームバッファ側のライン数が
ＣＲＴの水平線数より多いのでラインを幾つか間引きし
て読みだす。ＣＲＴ表示に必要な水平画素，垂直ライン
分にフレームバッファの画素分を割り当てる。
ァの画素数をＣＲＴの解像度に合せて読みだすようにす
る。つまりフレームバッファ側の画素数がＣＲＴ側の解
像度より多いので画素を間引きしＣＲＴに送信する。垂
直側の処理も同様で、フレームバッファ側のライン数が
ＣＲＴの水平線数より多いのでラインを幾つか間引きし
て読みだす。ＣＲＴ表示に必要な水平画素，垂直ライン
分にフレームバッファの画素分を割り当てる。
【００２６】画素データの読み出しはフレームバッファ
制御部が表示タイミング記憶部で作成された読み出し周
波数に合わせてフレームバッファ１のデュアルポートＤ
ＲＡＭのシリアル出力側より、複数画素、例えば４画素
同時に読みだされ、第１２図のシリアライザが４対１に
パラレル・シリアル変換する時にＣＲＴの解像度分にフ
レームバッファの水平線の画素を合わせるために画素デ
ータを幾つか間引きしてＤＡコンバータに出力し、ＤＡ
コンバータがＤ／Ａ変換しＣＲＴ表示部にビデオ信号と
して出力される。
制御部が表示タイミング記憶部で作成された読み出し周
波数に合わせてフレームバッファ１のデュアルポートＤ
ＲＡＭのシリアル出力側より、複数画素、例えば４画素
同時に読みだされ、第１２図のシリアライザが４対１に
パラレル・シリアル変換する時にＣＲＴの解像度分にフ
レームバッファの水平線の画素を合わせるために画素デ
ータを幾つか間引きしてＤＡコンバータに出力し、ＤＡ
コンバータがＤ／Ａ変換しＣＲＴ表示部にビデオ信号と
して出力される。
【００２７】上記のようにＣＲＴに送信する水平同期周
波数と垂直同期周波数及びフロントポーチ，バックポー
チのタイミングなどＣＲＴ表示制御信号は表示タイミン
グ発生部で生成され、ＣＲＴに送信される。表示クロッ
ク発生部は図１に示す実施例と同様にＣＲＴの周波数に
合わせて発振周波数を変更出来る。その他の構成は図１
に示す実施例と同一となっている。
波数と垂直同期周波数及びフロントポーチ，バックポー
チのタイミングなどＣＲＴ表示制御信号は表示タイミン
グ発生部で生成され、ＣＲＴに送信される。表示クロッ
ク発生部は図１に示す実施例と同様にＣＲＴの周波数に
合わせて発振周波数を変更出来る。その他の構成は図１
に示す実施例と同一となっている。
【００２８】このようにして、フレームバッファより表
示領域が小さな解像度のＣＲＴに画面にフレームバッフ
ァの図形データ全体を表示できる。また異なった表示タ
イミングのＣＲＴにおいてもフレームバッファのデータ
を表示することが出来る。
示領域が小さな解像度のＣＲＴに画面にフレームバッフ
ァの図形データ全体を表示できる。また異なった表示タ
イミングのＣＲＴにおいてもフレームバッファのデータ
を表示することが出来る。
【００２９】
【発明の効果】以上説明したように本発明によると、発
振周波数が変更可能な表示クロック発生部を備え、上位
プロセッサより指定可能な同期タイミング記憶部にＣＲ
Ｔ表示部に合わせたタイミングを記憶し、その記憶され
たタイミングでＣＲＴ表示用同期信号を発生するように
したので、装置によって一意的に決められたＣＲＴのみ
ならず、様々なＣＲＴを接続することが可能となり、ま
た、異なる解像度を持つＣＲＴ表示部に対してもフレー
ムバッファのデータをそれぞれに適した形で表示するこ
とができるという従来にない優れた図形表示処理装置を
提供することができる。
振周波数が変更可能な表示クロック発生部を備え、上位
プロセッサより指定可能な同期タイミング記憶部にＣＲ
Ｔ表示部に合わせたタイミングを記憶し、その記憶され
たタイミングでＣＲＴ表示用同期信号を発生するように
したので、装置によって一意的に決められたＣＲＴのみ
ならず、様々なＣＲＴを接続することが可能となり、ま
た、異なる解像度を持つＣＲＴ表示部に対してもフレー
ムバッファのデータをそれぞれに適した形で表示するこ
とができるという従来にない優れた図形表示処理装置を
提供することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１中の表示タイミング記憶部と表示タイミン
グ発生部の具体例を示すブロック図である。
グ発生部の具体例を示すブロック図である。
【図３】図１に示す実施例の動作を示すタイミングチャ
ートである。
ートである。
【図４（Ａ）】第２実施例におけるフレームバッファに
描画されている情報の一例を示す説明図である。
描画されている情報の一例を示す説明図である。
【図５】第２実施例におけるＣＲＴの解像度の一例を示
す説明図である。
す説明図である。
【図６】第２実施例におけるＣＲＴに表示される画面の
一例を示す説明図である。
一例を示す説明図である。
【図７】第２実施例の応用例であってＣＲＴに表示され
る画面の一例を示す説明図である。
る画面の一例を示す説明図である。
【図８】第２実施例における表示タイミング記憶部と表
示タイミング発生部の他の例を示すブロック図である。
示タイミング発生部の他の例を示すブロック図である。
【図９】第２実施例における動作を示すタイミングチャ
ートである。
ートである。
【図１０】第３実施例におけるフレームバッファに描画
されている図の一例を示す説明図である。
されている図の一例を示す説明図である。
【図１１】第３実施例におけるＣＲＴの解像度の一例を
示す説明図である。
示す説明図である。
【図１２】第３実施例におけるＣＲＴに表示される画面
の一例を示す説明図である。
の一例を示す説明図である。
【図１３】第３実施例の応用例におけるＣＲＴに表示さ
れる画面の一例を示す説明図である。
れる画面の一例を示す説明図である。
【図１４】第３実施例における表示タイミング記憶部と
表示タイミング発生部の具体例を示すブロック図であ
る。
表示タイミング発生部の具体例を示すブロック図であ
る。
１ フレームバッファ ２ フレームバッファ制御部 ３ 表示タイミング発生部 ４ シリアライザ ５ ＤＡコンバータ ６ ＣＲＴ表示部 ７ 表示クロック発生部 ８ 表示タイミング記憶部
Claims (3)
- 【請求項１】 情報処理装置の図形表示処理装置におい
て、表示クロックを可変に調整することが出来る手段
と、表示画面を記憶する手段であるフレームバッファ
と、該フレームバッファより表示データを表示クロック
に同期して読みだす手段と、該読みだしたデータをシリ
アルにＤ／Ａ変換する手段と、表示同期信号タイミング
を変更できる手段とを有することを特徴とした図形表示
処理装置。 - 【請求項２】 情報処理装置の図形表示処理装置におい
て、表示クロックを可変に調整することが出来る手段
と、表示画面を記憶する手段であるフレームバッファ
と、該フレームバッファより表示データを表示クロック
に同期して読みだす手段と、該読みだしたデータをシリ
アルにＤ／Ａ変換する手段と、表示同期信号タイミング
を変更できる手段とを備え、前記フレームバッファより
ＣＲＴの解像度により表示範囲が狭い場合に，表示する
フレームバッファ領域を指定する手段と，該指定された
フレームバッファ領域より表示データを読みだしＣＲＴ
に表示する手段とを有することを特徴とした図形表示処
理装置。 - 【請求項３】 情報処理装置の図形表示処理装置におい
て、表示クロックを可変に調整することが出来る手段
と、表示画面を記憶する手段であるフレームバッファ
と、該フレームバッファより表示データを表示クロック
に同期して読みだす手段と、該読みだしたデータをシリ
アルにＤ／Ａ変換する手段と、表示同期信号タイミング
を変更できる手段とを備え、前記フレームバッファより
ＣＲＴの解像度により表示範囲が広い場合に，ＣＲＴの
どの領域に表示するかを指定する手段と、該指定された
領域に表示するためにフレームバッファからのデータの
読みだしの制御を行う手段とを有することを特徴とした
図形表示処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360003A JPH05181446A (ja) | 1991-12-27 | 1991-12-27 | 図形表示処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360003A JPH05181446A (ja) | 1991-12-27 | 1991-12-27 | 図形表示処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181446A true JPH05181446A (ja) | 1993-07-23 |
Family
ID=18467398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3360003A Withdrawn JPH05181446A (ja) | 1991-12-27 | 1991-12-27 | 図形表示処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05181446A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10232688A (ja) * | 1997-02-21 | 1998-09-02 | Yamaha Corp | 自動演奏装置 |
-
1991
- 1991-12-27 JP JP3360003A patent/JPH05181446A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10232688A (ja) * | 1997-02-21 | 1998-09-02 | Yamaha Corp | 自動演奏装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |