JPH05181672A - 情報処理装置の命令抑止回路 - Google Patents

Abstract

(57)【要約】 【目的】 可変長オペランド命令あるいは文字ストリン
グ命令等において、例外検出時のソフトウェア命令の実
行抑止を例外検出の為の特別なマイクロプログラムルー
チンを必要とせずに行なう。 【構成】 ソフトウェア用レジスタの更新及び主記憶書
込みを抑止するモードＦ／Ｆ７を設け、更にモードＦ／
Ｆ７をセットするμプログラムが実行されると次のμプ
ログラムのアドレスを格納するμアドレススタックレジ
スタ５と、モードＦ／Ｆ７がセットされている時にモー
ドＦ／Ｆ７をリセットするμプログラムを実行するとμ
アドレススタックレジスタ５に格納されたアドレスのμ
プログラムから実行を継続される為のμアドレス制御回
路とを設ける。これにより、特別な例外検出μプログラ
ムルーチンを持つことなくソフトウェア命令の実行抑止
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置の抑止回
路に関し、特に、主記憶アクセス例外検出時の情報処理
装置の命令抑止回路に関する。

【０００２】

【従来の技術】一般に、情報処理装置においては、オペ
ランドアドレスに例外が発生する場合には、ソフトウェ
ア（以下「ＳＷ」と記す）命令の実行を中断あるいは抑
止しなければならない。例外のうち例えば有効なページ
が存在しない（以下「ページフォルト」という）場合に
はＳＷ命令の実行を抑止し、例外処理にトラップする。
そして、ＯＳなどのソフトウェアによりページの入れ換
えが行なわれ、該当ページが用意されると抑止されたＳ
Ｗ命令から再開するのが一般的である。

【０００３】このとき、可変長オペランドあるいは文字
ストリングを扱うＳＷ命令ではページフォルトの様なＳ
Ｗ命令の実行を抑止する例外が発生するかどうか予めチ
ェックし、例外が検出されれば例外処理にトラップし、
例外が検出されなければＳＷ命令を実行するという方式
がよく使われている。

【０００４】従来の情報処理装置における例外検出時の
命令抑止回路は、固定長オペランドを扱うＳＷ命令の抑
止回路であり、可変長オペランドあるいは文字ストリン
グを扱うＳＷ命令の抑止回路としては特別な機構は持た
ず、主にマイクロプログラムにより次の様に行なってい
た。

【０００５】まず、例外検出を行なう為の特別なルーチ
ン（主記憶書込み，ＳＷ用レジスタ更新は行なわない）
によりオペランドアドレスのすべての範囲に渡り例外の
有無をチェックし、例外があれば例外処理へトラップ
し、例外がなければ本来のＳＷ命令処理ルーチンを実行
していた。

【０００６】

【発明が解決しようとする課題】しかしながら、この従
来の情報処理装置における例外検出時の命令抑止回路に
あっては、可変長オペランドあるいは文字ストリング命
令用としては特別な機構は持たず、オペランドの全ての
範囲をチェックするマイクロプログラムのルーチンを実
行することによりＳＷ用レジスタ及び主記憶の更新を行
なう前に例外を検出して、ＳＷ命令の実行を抑止してい
る為に、本来のＳＷ命令の処理ルーチンとは別にチェッ
クの為のマイクロプログラムルーチンを設計しなければ
ならないという問題点があった。

【０００７】そこで、本発明の課題は、例外検出時のソ
フトウェア命令の実行抑止を例外検出の為の特別なマイ
クロプログラムルーチンを必要とせずに行なうことがで
きるようにする点にある。

【０００８】

【課題を解決するための手段】このような課題を解決す
るための本発明の情報処理装置の命令抑止回路は、アド
レス方式としてセグメンテーションあるいはページング
を採用し、マイクロプログラムによりソフトウェア命令
の実行を制御する情報処理装置において、マイクロプロ
グラムによりセット／リセット可能なモードＦ／Ｆと、
前記モードＦ／Ｆがセットされているとソフトウェア用
レジスタの更新を抑止するとともに、主記憶アクセスに
よる例外検出及び主記憶読出し動作は行うが主記憶の書
込み動作を抑止する抑止回路と、前記モードＦ／Ｆをセ
ットするマイクロプログラムの実行時に該マイクロプロ
グラムの次のマイクロプログラムのアドレスを格納する
マイクロアドレススタックレジスタと、主記憶アクセス
による例外が検出されると例外処理へのトラップ要求を
行なう割込み制御回路と、前記割込み制御回路からのト
ラップ要求により例外処理へトラップさせると同時に前
記モードＦ／Ｆをリセットし、更に前記モードＦ／Ｆが
セットされた状態で該モードＦ／Ｆをリセットするマイ
クロプログラムが実行されると前記マイクロアドレスス
タックレジスタに格納されたマイクロプログラムアドレ
スから実行を継続するマイクロアドレス制御回路とを備
えたものである。

【０００９】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例に係る情報処理装
置の命令抑止回路を示すブロック図である。

【００１０】実施例に係る例外検出時の命令抑止回路の
基本的構成は、マイクロプログラムによりセット／リセ
ット可能なモードＦ／Ｆ７と、モードＦ／Ｆ７がセット
されているとソフトウェア用レジスタの更新を抑止する
とともに主記憶の書込み動作を抑止する（但し、主記憶
アクセスによる例外検出及び主記憶読出しは行なう）抑
止回路８と、モードＦ／Ｆ７をセットするマイクロプロ
グラムが実行されると同時に次のマイクロプログラムの
アドレスを格納するマイクロアドレススタックレジスタ
５と、主記憶アクセスによる例外が検出されると例外処
理へのトラップ要求を行なう割込み制御回路１２とを備
えている。

【００１１】また、実施例に係る命令抑止回路は、割込
み制御回路１２からのトラップ要求により例外処理へト
ラップさせると同時にモードＦ／Ｆ７をリセットし、更
にモードＦ／Ｆ７がセットされた状態でモードＦ／Ｆ７
をリセットするマイクロプログラムが実行されるとマイ
クロアドレススタックレジスタ５に格納されたマイクロ
プログラムアドレスから実行を継続するマイクロアドレ
ス制御回路６を備えている。

【００１２】更に詳しく説明すると、マイクロ（以下μ
と記す）プログラムを格納する制御記憶（以下ＣＳと呼
ぶ）１からμプログラムアドレス２０ａによって指定さ
れたμプログラムがμプログラムレジスタ２にセットさ
れた後、デコード回路３で解析され各種信号１３ａ，１
４ａ，１８ａ，１９ａが生成される。また、μプログラ
ムアドレス２０ａはμアドレスレジスタ４にセットされ
る。そして、μアドレスレジスタ４の値（現在実行中の
μプログラムのアドレス）を元にμアドレス制御回路６
により次のμプログラムアドレスが生成されμプログラ
ムアドレス２０ａに出力される。

【００１３】上記モードＦ／Ｆ７をセットするμプログ
ラムがデコード回路３でデコードされると、信号１３ａ
にセット指示が出力され、同時にμプログラムアドレス
２０ａが信号１８ａによりμアドレススタックレジスタ
５にセットされる。μアドレススタックレジスタ５にセ
ットされたアドレスはモードＦ／Ｆ７のセットのμプロ
グラムアドレスである。モードＦ／Ｆ７がセットされる
と、ＳＷ用レジスタの書込み信号１４ａ及び主記憶書込
み時のコマンド１５ａ，アドレス１６ａが抑止回路８で
抑止される。信号１４ｂはＳＷ用レジスタに出力される
書込み信号、信号１５ｂ，１６ｂはそれぞれ主記憶に送
出されるコマンド及びアドレスである。

【００１４】モードＦ／Ｆ７がセットされた状態で主記
憶書込みが行われると、コマンド１５ｂ，アドレス１６
ｂは抑止されるが、例外検出回路１１で例外の有無のチ
ェックがなされる。そして、例外が検出されると割込み
制御回路１２から割込み要求信号１７ａがμアドレス制
御回路６に出力される。割込み要求の発生によりμアド
レス制御回路６で例外処理の為のμプログラムアドレス
が生成されμプログラムアドレス２０ａに出力されると
同時に、モードＦ／Ｆ７のリセット要求信号２１ａがデ
コード回路３に出力され信号１３によりモードＦ／Ｆ７
がリセットされる。

【００１５】一方、モードＦ／Ｆ７をリセットするμプ
ログラムが実行されると、信号１３ａにリセット指示が
出力される。そして、このとき、モードＦ／Ｆ７がセッ
ト状態であったならμアドレススタックレジスタ５に格
納されているμプログラムアドレスをμプログラムアド
レス２０ａに出力する為の指示がデコード回路３からμ
アドレス制御回路６に信号１９ａとして出力される。し
かし、モードＦ／Ｆ７がリセット状態でマイクロプログ
ラムによるリセット指示が行われた場合は、上記の指示
つまり信号１９ａは出力されない。

【００１６】次に、図２を用いて本発明の実施例の動作
及びμプログラムの実行順序について説明する。但し、
μプログラムの各動作の順序はこの限りではない。

【００１７】μプログラムＡはＳＷ命令実行の為の先頭
のμプログラムであり、モードＦ／Ｆ７をセットするも
のとする。μプログラムＡが実行されるとモードＦ／Ｆ
７がセットされ、そして、μアドレススタックレジスタ
５にμプログラムＢのアドレスが格納される。μプログ
ラムＣは主記憶読出しであり、この動作は実行される。
μプログラムＧはＳＷ用レジスタの更新であるが、モー
ドＦ／Ｆ７がセットされている為、実際の更新動作は抑
止される。μプログラムＫは主記憶の書込みであるが、
実際の主記憶更新は抑止される。しかし、例外検出回路
１１により例外のチェックは行われ、例外が検出される
と、割込み制御回路１２，μアドレス制御回路６により
例外処理μプログラムＥ０にトラップし、同時にモード
Ｆ／Ｆ７がリセットされる。例外が検出されなければ次
のμプログラムを実行する。μプログラムＭはモードＦ
／Ｆのリセットである。

【００１８】今、モードＦ／Ｆ７がセットされている
為、μプログラムＭの次のマイクロプログラムはμアド
レススタックレジスタ５に格納されたμアドレスのμプ
ログラムＢが実行されることになる。そして、次にμプ
ログラムＭを実行するときは、モードＦ／Ｆ７はリセッ
トされている為、最終のμプログラムＮを実行して、Ｓ
Ｗ命令の実行を完了する。

【００１９】よって、本実施例のμプログラム実行順序
はμプログラムＫで例外が発生する場合はＡ→Ｂ→Ｃ・・
・・→Ｇ・・・・→Ｋ→Ｅ０・・・・となり、例外が発生しない場
合はＡ→Ｂ→Ｃ・・・・→Ｇ・・・・→Ｋ・・・・→Ｍ→Ｂ→Ｃ・・・・
→Ｇ・・・・→Ｋ・・・・→Ｍ→Ｎとなり、ＳＷ命令の実行を完
了する。

【００２０】

【発明の効果】以上説明したように本発明の情報処理装
置の命令抑止回路によれば、ソフトウェア用レジスタの
更新及び主記憶書込みを抑止する（但し、例外検出は行
なう）モードＦ／Ｆを設け、更に上記モードＦ／Ｆをセ
ットするμプログラムが実行されると次のμプログラム
のアドレスを格納するμアドレススタックレジスタと、
モードＦ／Ｆがセットされている時にモードＦ／Ｆをリ
セットするμプログラムを実行するとμアドレススタッ
クレジスタに格納されたアドレスのμプログラムから実
行を継続させる為のμアドレス制御回路を設けることに
より、可変長オペランド命令あるいは文字ストリング処
理命令等における例外検出時のソフトウェア命令の実行
抑止を特別な例外検出μプログラムルーチンを持つこと
なく行なうことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係る情報処理装置の命令抑
止回路を示すブロック図である。

【図２】本発明の実施例に係る命令抑止回路の動作及び
マイクロプログラムの実行順序を示す図である。

【符号の説明】

１ 制御記憶（ＣＳ） ２ マイクロプログラムレジスタ ３ デコード回路 ４ マイクロアドレスレジスタ ５ マイクロアドレススタックレジスタ ６ マイクロアドレス制御回路 ７ モードＦ／Ｆ ８ 抑止回路 ９ コマンドレジスタ １０ メモリアドレスレジスタ １１ 例外検出回路 １２ 割込み制御回路 １３ａ モードＦ／Ｆ７セット／リセット指示信号 １４ａ，１４ｂ ソフトウェア用レジスタ書込み信号 １５ａ，１５ｂ コマンド信号 １６ａ，１６ｂ アドレス信号 １７ａ 割込み要求信号 １８ａ マイクロアドレススタックレジスタセット信号 １９ａ マイクロアドレス生成指示信号 ２０ａ マイクロアドレス信号 ２１ａ モードＦ／Ｆリセット指示信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アドレス方式としてセグメンテーション
   あるいはページングを採用し、マイクロプログラムによ
   りソフトウェア命令の実行を制御する情報処理装置にお
   いて、マイクロプログラムによりセット／リセット可能
   なモードＦ／Ｆと、前記モードＦ／Ｆがセットされてい
   るとソフトウェア用レジスタの更新を抑止するととも
   に、主記憶アクセスによる例外検出及び主記憶読出し動
   作は行うが主記憶の書込み動作を抑止する抑止回路と、
   前記モードＦ／Ｆをセットするマイクロプログラムの実
   行時に該マイクロプログラムの次のマイクロプログラム
   のアドレスを格納するマイクロアドレススタックレジス
   タと、主記憶アクセスによる例外が検出されると例外処
   理へのトラップ要求を行なう割込み制御回路と、前記割
   込み制御回路からのトラップ要求により例外処理へトラ
   ップさせると同時に前記モードＦ／Ｆをリセットし、更
   に前記モードＦ／Ｆがセットされた状態で該モードＦ／
   Ｆをリセットするマイクロプログラムが実行されると前
   記マイクロアドレススタックレジスタに格納されたマイ
   クロプログラムアドレスから実行を継続するマイクロア
   ドレス制御回路とを備えたことを特徴とする情報処理装
   置の命令抑止回路。