JPH05181758A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH05181758A JPH05181758A JP3356684A JP35668491A JPH05181758A JP H05181758 A JPH05181758 A JP H05181758A JP 3356684 A JP3356684 A JP 3356684A JP 35668491 A JP35668491 A JP 35668491A JP H05181758 A JPH05181758 A JP H05181758A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- bit
- exclusive
- storage element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 208000011580 syndromic disease Diseases 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 4
- 230000005764 inhibitory process Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 記憶素子へ記憶されるデータの特定ビットを
「１」レベルにするような命令を高速で実行できるよう
にする。 【構成】 記憶素子に記憶されるデータの特定ビットを
命令信号１８により強制的に「１」レベルにする場合、
記憶素子から読みだしたデータとチェックビットとが排
他的論理和回路１５，１４により訂正された後、特定ビ
ットが論理和回路１２により「１」レベルに設定され
る。これと同時に、チェックビットが否定積回路１１及
び排他的論理和回路１３により変更される。
「１」レベルにするような命令を高速で実行できるよう
にする。 【構成】 記憶素子に記憶されるデータの特定ビットを
命令信号１８により強制的に「１」レベルにする場合、
記憶素子から読みだしたデータとチェックビットとが排
他的論理和回路１５，１４により訂正された後、特定ビ
ットが論理和回路１２により「１」レベルに設定され
る。これと同時に、チェックビットが否定積回路１１及
び排他的論理和回路１３により変更される。
Description
【０００１】
【産業上の利用分野】本発明は、記憶されるデータの特
定ビットを所定のレベルにセットする命令が高速で実行
できる記憶装置に関する。
定ビットを所定のレベルにセットする命令が高速で実行
できる記憶装置に関する。
【０００２】
【従来の技術】従来、この種の記憶装置は、記憶素子に
記憶されるデータの特定ビットを「１」レベルにするよ
うな命令がプロセッサから到来した場合、当該の記憶素
子からデータを読みだすと共に、読みだしたデータにエ
ラーがある場合にはこのデータを訂正して強制的に特定
ビットを「１」レベルにした後、改めてデータの全ビッ
トからチェックビットを生成し、記憶素子に書き込むよ
うにしている。
記憶されるデータの特定ビットを「１」レベルにするよ
うな命令がプロセッサから到来した場合、当該の記憶素
子からデータを読みだすと共に、読みだしたデータにエ
ラーがある場合にはこのデータを訂正して強制的に特定
ビットを「１」レベルにした後、改めてデータの全ビッ
トからチェックビットを生成し、記憶素子に書き込むよ
うにしている。
【０００３】
【発明が解決しようとする課題】従来、データの特定ビ
ットを「１」レベルにする命令を実現する回路は、読み
だしデータを訂正した後特定ビットを「１」にしてか
ら、改めてチェックビット生成回路によりデータの全ビ
ットからチェックビットを生成するようにしているた
め、ゲート回路の段数が多くなると共に、記憶素子から
データを読みだして書き込みデータを生成するまでの時
間がかかり、上記命令を高速に実行させることができな
いという問題があった。
ットを「１」レベルにする命令を実現する回路は、読み
だしデータを訂正した後特定ビットを「１」にしてか
ら、改めてチェックビット生成回路によりデータの全ビ
ットからチェックビットを生成するようにしているた
め、ゲート回路の段数が多くなると共に、記憶素子から
データを読みだして書き込みデータを生成するまでの時
間がかかり、上記命令を高速に実行させることができな
いという問題があった。
【０００４】
【課題を解決するための手段】このような課題を解決す
るために本発明は、記憶素子から読みだしたデータ及び
チェックビットの誤り訂正を行うためのシンドローム信
号を生成するシンドローム生成回路と、シンドローム生
成回路からのシンドローム信号により誤りビットを検出
するシンドロームデコード回路と、シンドロームデコー
ド回路の指示にしたがい読みだしデータの訂正及びチェ
ックビットの訂正を行う第１及び第２の排他的論理和回
路と、記憶素子へ記憶されるデータの特定ビットを強制
的に「１」レベルにさせる命令信号により第１の排他的
論理和回路からのデータの特定ビットを「１」レベルに
させる論理和回路と、第１の排他的論理和回路からのデ
ータの特定ビットと上記命令信号との否定積演算を行う
ことにより上記特定ビットに関連するチェックビットの
変更を行うか否かを制御する否定積回路と、この否定積
回路の出力により第２の排他的論理和回路からのチェッ
クビットを変更する第３の排他的論理和回路とを備えた
ものである。また、記憶素子へ記憶されるデータの特定
ビットが「１」レベルの場合には記憶素子への書き込み
を抑止する書き込み制御回路を備えたものである。
るために本発明は、記憶素子から読みだしたデータ及び
チェックビットの誤り訂正を行うためのシンドローム信
号を生成するシンドローム生成回路と、シンドローム生
成回路からのシンドローム信号により誤りビットを検出
するシンドロームデコード回路と、シンドロームデコー
ド回路の指示にしたがい読みだしデータの訂正及びチェ
ックビットの訂正を行う第１及び第２の排他的論理和回
路と、記憶素子へ記憶されるデータの特定ビットを強制
的に「１」レベルにさせる命令信号により第１の排他的
論理和回路からのデータの特定ビットを「１」レベルに
させる論理和回路と、第１の排他的論理和回路からのデ
ータの特定ビットと上記命令信号との否定積演算を行う
ことにより上記特定ビットに関連するチェックビットの
変更を行うか否かを制御する否定積回路と、この否定積
回路の出力により第２の排他的論理和回路からのチェッ
クビットを変更する第３の排他的論理和回路とを備えた
ものである。また、記憶素子へ記憶されるデータの特定
ビットが「１」レベルの場合には記憶素子への書き込み
を抑止する書き込み制御回路を備えたものである。
【０００５】
【作用】記憶素子に記憶されるデータの特定ビットを上
記命令信号により強制的に「１」レベルにする場合、記
憶素子から読みだしたデータとチェックビットとを訂正
後、特定ビットを「１」レベルにすると同時に、チェッ
クビットを変更する。この結果、上記命令が高速で実行
される。また、記憶素子へ記憶されるデータの特定ビッ
トが「１」レベルの場合は書き込みが抑制されるため、
上記命令がさらに高速で実行される。
記命令信号により強制的に「１」レベルにする場合、記
憶素子から読みだしたデータとチェックビットとを訂正
後、特定ビットを「１」レベルにすると同時に、チェッ
クビットを変更する。この結果、上記命令が高速で実行
される。また、記憶素子へ記憶されるデータの特定ビッ
トが「１」レベルの場合は書き込みが抑制されるため、
上記命令がさらに高速で実行される。
【０００６】
【実施例】以下、本発明について図面を参照して説明す
る。図１は、本発明に係る記憶装置の一実施例を示すブ
ロック図である。同図に基づいて、この記憶装置を構成
する各回路の動作の概略を説明する。
る。図１は、本発明に係る記憶装置の一実施例を示すブ
ロック図である。同図に基づいて、この記憶装置を構成
する各回路の動作の概略を説明する。
【０００７】即ち、図１において、シンドローム生成回
路１７は、図示しない記憶素子から読みだされ読みだし
データ線６と読みだしチェックビット線５とを介するデ
ータについて、誤り訂正を行うためにエラーの有無及び
エラーの種類を見分けるためのシンドローム信号を生成
する。また、シンドロームデコード回路１６は、この生
成されたシンドローム信号によりどのビットに誤りがあ
るかを検出する。排他的論理和回路１５は、読みだした
データに誤りがあった場合、シンドロームデコード回路
１６からの信号によって読みだしデータ線６上のデータ
の誤りビットを訂正し、読みだしデータ線２へ出力す
る。同時に、排他的論理和回路１４は、読みだしたチェ
ックビットに誤りがあった場合、チェックビット誤りビ
ットを訂正する。
路１７は、図示しない記憶素子から読みだされ読みだし
データ線６と読みだしチェックビット線５とを介するデ
ータについて、誤り訂正を行うためにエラーの有無及び
エラーの種類を見分けるためのシンドローム信号を生成
する。また、シンドロームデコード回路１６は、この生
成されたシンドローム信号によりどのビットに誤りがあ
るかを検出する。排他的論理和回路１５は、読みだした
データに誤りがあった場合、シンドロームデコード回路
１６からの信号によって読みだしデータ線６上のデータ
の誤りビットを訂正し、読みだしデータ線２へ出力す
る。同時に、排他的論理和回路１４は、読みだしたチェ
ックビットに誤りがあった場合、チェックビット誤りビ
ットを訂正する。
【０００８】また、セレクタ７は、訂正後の読みだしデ
ータ線２のデータまたは図示しないプロセッサからの書
き込みデータ線１のデータをライトマスク信号２０によ
りバイト単位で選択する。また、チェックビット生成回
路１０は、書き込んだデータを読みだしたときにエラー
の有無、エラーの種類を調べるのに必要なチェックビッ
トをセレクタ７により選択されたデータから生成する。
論理和回路１２は、プロセッサから特定ビットを強制的
に「１」レベルに書き換える信号１８が到来した場合、
読みだしデータ線２のデータ内で強制的に「１」レベル
に書き換える特定ビットである信号線１９と強制「１」
レベル発生信号１８との論理和演算を行う。
ータ線２のデータまたは図示しないプロセッサからの書
き込みデータ線１のデータをライトマスク信号２０によ
りバイト単位で選択する。また、チェックビット生成回
路１０は、書き込んだデータを読みだしたときにエラー
の有無、エラーの種類を調べるのに必要なチェックビッ
トをセレクタ７により選択されたデータから生成する。
論理和回路１２は、プロセッサから特定ビットを強制的
に「１」レベルに書き換える信号１８が到来した場合、
読みだしデータ線２のデータ内で強制的に「１」レベル
に書き換える特定ビットである信号線１９と強制「１」
レベル発生信号１８との論理和演算を行う。
【０００９】また、否定積回路１１は、信号線１９のデ
ータと強制「１」レベル発生信号１８との否定積演算を
行う。また、排他的論理和回路１３は、否定積回路１１
の出力と排他的論理和回路１４からの訂正後のチェック
ビットとの排他的論理和演算を行う。セレクタ９は、セ
レクタ７で選択されたデータまたは強制的に特定ビット
を「１」に書き換えた後のデータを選択すると共に、セ
レクタ８は、チェックビット生成回路１０で生成された
チェックビットまたは排他的論理和回路１３で変更した
チェックビットを選択する。なお、セレクタ８，９は強
制「１」レベル発生信号により制御される。
ータと強制「１」レベル発生信号１８との否定積演算を
行う。また、排他的論理和回路１３は、否定積回路１１
の出力と排他的論理和回路１４からの訂正後のチェック
ビットとの排他的論理和演算を行う。セレクタ９は、セ
レクタ７で選択されたデータまたは強制的に特定ビット
を「１」に書き換えた後のデータを選択すると共に、セ
レクタ８は、チェックビット生成回路１０で生成された
チェックビットまたは排他的論理和回路１３で変更した
チェックビットを選択する。なお、セレクタ８，９は強
制「１」レベル発生信号により制御される。
【００１０】次に、プロセッサにより命令が実行された
場合の上記記憶装置の各部の動作について説明する。読
みだし命令動作では、記憶素子から読みだしたデータ
は、シンドローム生成回路１７とシンドロームデコード
回路１６からの指示により排他的論理和回路１５で訂正
され、読みだしデータ線２を介してプロセッサへ出力さ
れる。一方、命令書き込み動作では、書き込みデータ線
１を介してプロセッサから出力されたデータは、チェッ
クビット生成回路１０で生成されるチェックビットと共
に記憶素子に書き込まれる。
場合の上記記憶装置の各部の動作について説明する。読
みだし命令動作では、記憶素子から読みだしたデータ
は、シンドローム生成回路１７とシンドロームデコード
回路１６からの指示により排他的論理和回路１５で訂正
され、読みだしデータ線２を介してプロセッサへ出力さ
れる。一方、命令書き込み動作では、書き込みデータ線
１を介してプロセッサから出力されたデータは、チェッ
クビット生成回路１０で生成されるチェックビットと共
に記憶素子に書き込まれる。
【００１１】また、部分書き込み命令動作では、記憶素
子から読みだしたデータは、シンドロームデコード回路
１６からの指示により排他的論理和回路１５で訂正さ
れ、書き込みデータ線１を介してプロセッサから出力さ
れたデータとセレクタ７でバイト単位で選択され、チェ
ックビット生成回路１０で生成されるチェックビットと
共に記憶素子に書き込まれる。
子から読みだしたデータは、シンドロームデコード回路
１６からの指示により排他的論理和回路１５で訂正さ
れ、書き込みデータ線１を介してプロセッサから出力さ
れたデータとセレクタ７でバイト単位で選択され、チェ
ックビット生成回路１０で生成されるチェックビットと
共に記憶素子に書き込まれる。
【００１２】また、記憶素子に記憶されるデータの特定
ビットを強制的に「１」レベルにする命令の動作では、
シンドローム生成回路１７とシンドロームデコード回路
１６からの指示により記憶素子から読みだしたデータ
は、排他的論理和回路１５で訂正され、またチェックビ
ットは排他的論理和回路１４で訂正される。論理和回路
１２は、読みだしデータ線２のうちで「１」レベルに書
き込む特定ビットと強制「１」レベル発生信号１８との
論理和演算を行うことで「１」レベルにし、その信号を
セレクタ９へ出力する。また、特定ビット以外の読みだ
しデータは、書換を行わずセレクタ９へ出力される。
ビットを強制的に「１」レベルにする命令の動作では、
シンドローム生成回路１７とシンドロームデコード回路
１６からの指示により記憶素子から読みだしたデータ
は、排他的論理和回路１５で訂正され、またチェックビ
ットは排他的論理和回路１４で訂正される。論理和回路
１２は、読みだしデータ線２のうちで「１」レベルに書
き込む特定ビットと強制「１」レベル発生信号１８との
論理和演算を行うことで「１」レベルにし、その信号を
セレクタ９へ出力する。また、特定ビット以外の読みだ
しデータは、書換を行わずセレクタ９へ出力される。
【００１３】排他的論理和回路１３は、排他的論理和回
路１４からの訂正後のチェックビットと否定積回路１１
の出力信号との排他的論理和演算を行うことで、強制的
に「１」レベルにする特定ビットの値が「０」レベルの
ときだけそのビットに関係するチェックビットの値を変
更する。セレクタ９は、強制的に「１」レベルに書き換
えた特定ビット及び書き換えない信号線２１による全体
のデータを選択し記憶素子に書き込む。と同時にセレク
タ８は、排他的論理和回路１３の出力したチェックビッ
トを選択し、記憶素子に書き込む。このような一連の動
作により、記憶素子に記憶されるデータの特定ビットを
「１」にする命令が高速に実行できる。
路１４からの訂正後のチェックビットと否定積回路１１
の出力信号との排他的論理和演算を行うことで、強制的
に「１」レベルにする特定ビットの値が「０」レベルの
ときだけそのビットに関係するチェックビットの値を変
更する。セレクタ９は、強制的に「１」レベルに書き換
えた特定ビット及び書き換えない信号線２１による全体
のデータを選択し記憶素子に書き込む。と同時にセレク
タ８は、排他的論理和回路１３の出力したチェックビッ
トを選択し、記憶素子に書き込む。このような一連の動
作により、記憶素子に記憶されるデータの特定ビットを
「１」にする命令が高速に実行できる。
【００１４】図２は、本発明の他の実施例を示すブロッ
ク図である。この例では、記憶素子に記憶されるデータ
の特定ビットを「１」レベルにする場合、その特定ビッ
トが元来「１」の場合は、改めてこの特定ビットを
「１」にする必要がないので、この場合は信号線１９の
信号２４を書き込みの抑止を制御する書き込み制御回路
２５へ出力することにより、プロセッサから記憶素子へ
のデータ書き込み信号２２を制御する信号２３が記憶素
子へ送出され、記憶素子が無駄なデータ書き込みを行う
ことによる不要な時間を無くする。、この結果、記憶素
子に記憶されるデータの特定ビットを「１」にする命令
がさらに高速に実行される。
ク図である。この例では、記憶素子に記憶されるデータ
の特定ビットを「１」レベルにする場合、その特定ビッ
トが元来「１」の場合は、改めてこの特定ビットを
「１」にする必要がないので、この場合は信号線１９の
信号２４を書き込みの抑止を制御する書き込み制御回路
２５へ出力することにより、プロセッサから記憶素子へ
のデータ書き込み信号２２を制御する信号２３が記憶素
子へ送出され、記憶素子が無駄なデータ書き込みを行う
ことによる不要な時間を無くする。、この結果、記憶素
子に記憶されるデータの特定ビットを「１」にする命令
がさらに高速に実行される。
【００１５】
【発明の効果】以上説明したように本発明は、記憶素子
に記憶されるデータの特定ビットを命令信号により強制
的に「１」レベルにする場合、記憶素子から読みだした
データとチェックビットとを訂正後特定ビットを「１」
レベルにすると同時に、チェックビットを変更するよう
にしたので、上記命令が高速で実行できるという効果が
ある。また、記憶素子へ記憶されるデータの特定ビット
が「１」レベルの場合は書き込みが抑制されるため、上
記命令をさらに高速で実行できる。
に記憶されるデータの特定ビットを命令信号により強制
的に「１」レベルにする場合、記憶素子から読みだした
データとチェックビットとを訂正後特定ビットを「１」
レベルにすると同時に、チェックビットを変更するよう
にしたので、上記命令が高速で実行できるという効果が
ある。また、記憶素子へ記憶されるデータの特定ビット
が「１」レベルの場合は書き込みが抑制されるため、上
記命令をさらに高速で実行できる。
【図１】本発明に係る記憶装置の一実施例を示すブロッ
ク図である。
ク図である。
【図２】本発明の他の実施例を示すブロック図である。
１，４ 書き込みデータ線 ２，６ 読みだしデータ線 ３ 書き込みチェックビット線 ５ 読みだしチェックビット線 ７〜９ セレクタ １０ チェックビット生成回路 １１ 否定積回路 １２ 論理和回路 １３〜１５ 排他的論理和回路 １６ シンドロームデコード回路 １７ シンドローム生成回路 １８ 強制「１」レベル発生信号 １９，２１，２４ 信号線 ２０ ライトマスク信号 ２２ 書き込み信号 ２３ 書き込み制御信号 ２５ 書き込み制御回路
Claims (2)
- 【請求項１】 誤り訂正回路及び記憶素子を有する記憶
装置において、 前記記憶素子から読みだしたデータ及びチェックビット
の誤り訂正を行うためのシンドローム信号を生成するシ
ンドローム生成回路と、シンドローム生成回路からのシ
ンドローム信号により誤りビットを検出するシンドロー
ムデコード回路と、シンドロームデコード回路の指示に
したがい読みだしデータの訂正及びチェックビットの訂
正を行う第１及び第２の排他的論理和回路と、前記記憶
素子へ記憶されるデータの特定ビットを強制的に「１」
レベルにさせる命令信号により前記第１の排他的論理和
回路からのデータの特定ビットを「１」レベルにさせる
論理和回路と、前記第１の排他的論理和回路からのデー
タの特定ビットと前記命令信号との否定積演算を行うこ
とにより前記特定ビットに関連するチェックビットの変
更を行うか否かを制御する否定積回路と、この否定積回
路の出力により前記第２の排他的論理和回路からのチェ
ックビットを変更する第３の排他的論理和回路とを備え
たことを特徴とする記憶装置。 - 【請求項２】 請求項１記載の記憶装置において、 前記記憶素子へ記憶されるデータの特定ビットが「１」
レベルの場合には書き込みを抑止する書き込み制御回路
を備えたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356684A JPH05181758A (ja) | 1991-12-26 | 1991-12-26 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356684A JPH05181758A (ja) | 1991-12-26 | 1991-12-26 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181758A true JPH05181758A (ja) | 1993-07-23 |
Family
ID=18450269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3356684A Pending JPH05181758A (ja) | 1991-12-26 | 1991-12-26 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05181758A (ja) |
-
1991
- 1991-12-26 JP JP3356684A patent/JPH05181758A/ja active Pending
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