JPH05181778A

JPH05181778A - 入出力処理装置

Info

Publication number: JPH05181778A
Application number: JP34709591A
Authority: JP
Inventors: Koichi Ito; 幸一伊藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-12-27
Filing date: 1991-12-27
Publication date: 1993-07-23

Abstract

(57)【要約】（修正有）【目的】少ないハードウエアの追加でオーバーランの
少ない入出力処理装置を提供すること。【構成】アドレスバッファ１２２_aはアドレスを格納
する。カウントバッファ１２３_aはカウント値を格納す
る。アドレスバッファ１２１_aは先取りのアドレスを記
憶する。カンウトバッファ１２１_bは先取りのカウント
を記憶する。１５１は先取りのフラグを記憶する。有効
フラッグ１６０は各々先取り情報の有効性を示す。チャ
ネル部からのデータ転送要求に伴って、バッファ１２３
_aから読みだされたカウント値が減算され、減算結果が
零になったときに、フラッグ１６０の値が全て“１”で
あるときに、バッファ１２２_aにはバッファ１２１
_aの、バッファ１２３_aにはバッファ１２１_bの、第二
フラッグ１５２には第一フラッグ１５１からの、各デー
タが書き込まれるのでデータ転送が継続することにな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入出力処理装置に係わ
り、特にデータ転送における先取り方式を少ないハード
ウエアでオーバーランなく実現できる入出力処理装置に
関する。

【０００２】

【従来の技術】従来、この種の入出力処理装置は、主記
憶装置と複数の入出力制御装置との間に接続され、この
主記憶装置と複数の入出力制御装置との間でデータ転送
を制御を行っている。このような入出力処理装置におい
て、データ転送につき先取り方式が行われている。この
データ転送における先取り方式としては、大別して二つ
の方式が採用されている。

【０００３】その第一の先取り方式としては、先取りの
ための特別なハードウエアを持たずに、マイクロプログ
ラムでチャンネルプログラム語の先取りを行い、これを
処理装置内部のワークメモリ等へ格納しておき、データ
連鎖の切れ目などを契機にマイクロプログラムへ割り込
み、その格納しておいた先取り情報（データアドレスと
データカウント）を所定のバッファ等に設定し、データ
転送を再開するというものである。

【０００４】その第二の先取り方式としては、先取りた
めの専用のハードウエアを持ち、次に必要となるデータ
転送制御情報（アドレスとカウント）を次々とマイクロ
プログラムにより設定するというものである。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の入出力処理装置で採用している第一の先取り方
式は、データ転送を一時中断し、その間にマイクロプロ
グラムの処理を行わなければならないため、データオー
バーランなく制御するためには、データバッファサイズ
を非常に大きくとるか、あるいは高性能のマイクロプロ
グラム制御装置を必要とするという欠点があった。

【０００６】また、上述した従来の入出力処理装置にお
いて採用している第二の先取り方式は、性能的には大い
に有利であるものの、ハードウエアの物量が大きくなる
という欠点があった。

【０００７】本発明は、上述した欠点を解消し、少ない
ハードウエアでオーバーランのないデータ転送を実行で
きる入出力処理装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の入出力処理装置は、上位装置である主記憶
装置と下位装置である複数の入出力制御装置との間に接
続されており、複数の入出力制御装置を接続する複数の
チャネル部と、マイクロプログラムで制御されるマイク
ロプログラム制御部およびチャネル部と主記憶装置間の
データ転送を制御するデータ転送制御部からなる共通部
とを備えた入出力処理装置において、前述のデータ転送
制御部には、先取りアドレス情報と先取りデータ長を記
憶する先取り情報格納手段と、転送データの主記憶装置
上のアドレス情報とデータ長を記憶する記憶手段と、デ
ータ転送のための主記憶装置を一回アクセスする毎に記
憶手段のアドレス情報とデータ長を更新する更新手段
と、データ連鎖が指示されているか否かを記憶する先取
り第一フラグと、データ連鎖が指示されている場合には
次の転送データのアドレス情報とデータ長とデータ連鎖
が継続するか否かの情報を格納する第二フラッグと、フ
ラッグの各内容が有効であることを示す先取り有効フラ
グとを備え、記憶手段のデータ長の値が更新手段により
減算されて零になったとき、有効フラッグが全て立って
いれば先取り情報格納手段のデータが記憶手段に書き込
まれてデータ転送が継続するようにしたことを特徴とす
るものである。

【０００９】ここで、先取り格納手段は、先取りしたア
ドレスを格納する先取りアドレスバッファと、先取りの
データ長を格納する先取りカンウトバッファとから構成
すればよい。また、記憶手段も、現在データ転送中のデ
ータの残りバイト数を記憶するカウントバッファと、現
在データ転送中のアドレスを記憶するアドレスバッファ
とから構成すればよい。

【００１０】本発明では、チャネル部からのデータ転送
要求に伴って、記憶手段から読みだされたカウント値
が、更新手段により更新され、その更新結果が零になっ
たとすると、有効フラッグの値が全て“１”であるとき
に、先取り情報格納手段からの先取りアドレスデータお
よび先取りカウント値（データ長）が記憶手段に、第二
フラッグには第一フラッグからのデータが書き込まれる
ことにより、データ転送が継続することになる。

【００１１】一方、本発明では、有効フラッグの何れか
が“０”であると、データ転送は中断し、その後、マイ
クロプログラム制御部への割り込みが発生し、先取りデ
ータを先取り情報格納手段にセットした後に、データ転
送を再開し起動するものである。

【００１２】

【実施例】以下実施例につき本発明を詳細に説明する。

【００１３】図１は、本発明の入出力処理装置の実施例
を含むデータ転送システム示すブロック図である。

【００１４】図１に示すデータ転送システムでは、入出
力処理装置１０は、これの上位装置である中央処理装置
３０および主記憶装置３１にメモリバス３２を介して接
続されている。また、入出力処理装置１０には、これの
下位装置である複数の入出力制御装置５０_A，５０_B，
…，５０_Hが接続されている。入出力制御装置５０_Aは
磁気ディスク制御装置であり、磁気ディスク駆動装置５
１の入出力を制御している。入出力制御装置５０_Bはユ
ニットレコード制御装置であり、マンマシンインターフ
ェース装置５２、プリンタ装置５３、フロッピイディス
ク装置５４の入出力を制御している。入出力制御装置５
０_Hは磁気テープ制御装置であり、磁気テープ装置５５
の入出力を制御している。

【００１５】また、入出力処理装置１０は、データ転送
に関する各種の処理を行う共通部１１と、各入出力制御
装置３０_A，３０_B，…，３０_Hのデータの入出力制御
を行う複数のチャネル部１２_A，１２_B，…，１２_Hと
からなる。共通部１１は、マイクロプログラムで制御さ
れるマイクロプログラム制御部１１０と、マイクロプロ
グラムとは非同期にデータ転送を行うデータ転送制御部
１１１とからなる。

【００１６】図２は、上記入出力処理装置の共通部の詳
細構成を示すブロック図である。

【００１７】図２では、マイクロプログラム制御部１１
０と、データ転送制御部１１１との詳細構成が示されて
いる。そこで、まず、データ転送制御部１１１の構成か
ら説明することにする。

【００１８】データ転送制御部１１１は、転送データの
主記憶装置３１上のアドレス情報とデータ長を記憶する
先取り情報格納手段（先取りアドレスバッファ１２
１_a、先取りカンウトバッファ１２１_b）と、転送デー
タの主記憶装置上のアドレス情報とデータ長を記憶する
記憶手段（アドレスバッファ１１３_a，カウントバッフ
ァ１１３_a）と、データ転送のために主記憶装置３１を
１回アクセスするごとにアドレス情報とデータ長を更新
する更新手段（アドレス更新手段〔アドレスレジスタ１
２２_b，減算器１２２_c〕、データ長更新手段〔カウン
トレジスタ１３２_b，減算器１３２_c〕）と、データ連
鎖が指示されているか否かを記憶するデータ連鎖の第一
フラグ（第一フラッグ１５１）と、データ連鎖が指示さ
れている場合には次の転送データのアドレス情報とデー
タ長とさらにデータ連鎖が継続するか否かの情報を格納
する第二フラッグ（第二フラッグ１５２）と、それぞれ
の内容が有効であることを示す先取り有効フラグ（有効
フラッグ１６０）と、先取り有効フラッグ（先取り有効
フラッグ１６０）の各々の情報を書き込んだ場合に先取
り情報に対応する有効第一フラグをセットする手段と、
チャネル部１２_A，１２ _B，…，１２_Hからのデータ転
送要求に応じて前記したアドレス情報により主記憶装置
３１をアクセスし、チャネル部１２_A，１２_B，…，１
２_Hからのデータを主記憶装置３１へ書き込むか、ある
いはデータを読みだしてチャンネル部へ送出する手段
（データ転送制御回路１８０、データ転送優先判定回路
１９０）と、更新手段からのデータ長の更新結果がゼロ
になったことを検出するゼロ検出手段（カウントゼロ検
出回路１３１）と、ゼロ検出手段（カウントゼロ検出回
路１３１）の出力とデータ連鎖フラグの値をチャンネル
部へ通知する手段（フラッグ１４１_a〜１４１_c、１４
２_a〜１４２ｃ）と、ゼロ検出手段の出力が活性化され
た場合に、第一フラッグが“１”で、かつすべての先取
り有効フラグ（有効フラッグ１６０）がセットされてい
る場合には、先取り有効フラグの内容を前記したアドレ
ス情報とデータ連鎖フラグに移送しさらに先取り有効フ
ラグをリセットする手段と、有効フラグのいずれかひと
つでもセットされていなければデータ転送の中断をチャ
ンネル部へ指示する指示手段（先取り有効性検出回路１
３３）とを有している。また、データ転送制御部１１１
は、割込優先判定回路１１００、レジスタ１１１０、１
１２０、１７１_a〜１７１_d、デコーダ１７２，１７３
等を有している。

【００１９】また、主な構成について詳説する。先取り
アドレスバッファ１２１_aは、先取りしたデータアドレ
スを格納する。先取りカンウトバッファ１２１_bは、先
取りのデータ長を格納する。アドレスバッファ１２２_a
は、現在転送中データの残りバイト数を記憶するカウン
トバッファである。アドレスレジスタ１２２_bは、現在
転送中のデータを格納するためのアドレスを更新する。
以上の４種はチャネル毎に存在する。第二フラッグ１５
２は、現在処理中のチャネルコマンド語のデータ連鎖フ
ラグと、そのデータ転送がページモードか否かを格納す
るページモードフラグとからなる。第一フラッグ１５１
は、先取りしたチャネルコマンド語のデータ連鎖フラグ
を格納する。これらもチャネル毎に情報を格納する。

【００２０】ゼロ検出回路１３１は、転送データの残り
カウントが０になったことを検出する。ページ境界検出
回路１３２は、データ転送中にメモリアドレスがページ
境界（これは、予め４ｋバイトと決められている）に到
達したかどうかを検出する。有効フラッグ１６０は、先
取りしたデータアドレス、データ長、データ連鎖フラグ
が有効か否かを示す有効フラグであり、Ｖ₀がデータア
ドレスに、Ｖ₁がデータ長に、Ｖ₂がデータ連鎖フラグ
に対応する。データ転送制御回路１８０は、データ転送
動作全体を制御するものであり、主記憶装置３１とのイ
ンタフェースの制御も行う。データ転送優先判定回路１
９０は、データ転送の優先度を判定し、複数のチャネル
から同時にデータ転送リクエストが上がってきた場合に
所定に優先順位に基づきその中から１つを選択する。割
込み優先判定回路１１００は、チャネル部１２から上が
ってくるマイクロプログラムへの割り込み要求の優先度
を判断し、マイクロプログラム制御部１１０へ割り込み
信号を伝達する。バッファレジスタ１１１０は、チャネ
ル部１２からのデータを主記憶装置３１へ書き込む場合
一時的にライトデータを保持する。出力データバッファ
レジスタ１１２０は、主記憶装置３１からの読みだした
データをチャネル部１２のデータバッファ２００へ書き
込む場合に一時データを保持する。

【００２１】なお、本実施例では、上述した先取りアド
レスバッファ１２１_a、先取りカンウトバッファ１２１
_b、第一フラッグ１５１、有効フラッグ１６０等を新た
に追加した点に特徴がある。

【００２２】また、マイクロプログラム制御部１１０
は、マイクロプログラムを実行するマイクロプログラム
制御装置１１０_Aと、マイクロプログラムを記憶する制
御記憶装置１１０_Bとからなる。そして、マイクロプロ
グラム制御装置１１０_Aは、チャネル部１２_A，１
２_B，…，１２_Hからの割り込み信号に応じて先取り情
報格納手段（先取りアドレスバッファ１２１_a、先取り
カンウトバッファ１２１_b）に次の転送データに関する
アドレス情報とデータ長とデータ連鎖フラグの値を書き
込むとともに、書き込み後チャネル部１２_A，１２_B，
…，１２_Hの後述する記憶手段の内容をリセットするも
のである。

【００２３】図３は、上記入出力処理装置の複数のチャ
ネル部のうちの一つのチャンネル部の構成を示すブロッ
ク図である。

【００２４】チャンネル部１２は、データ転送制御部１
１１から通知されたゼロ検出手段１３１の出力と、ペー
ジ境界検出回路１３２からのデータ連鎖フラグの値と、
先取り有効性検出回路１３３からのデータ転送の中断指
示を記憶する記憶手段（フラッグ２６１〜２６３、２７
１〜２７３）と、この記憶手段のデータ連鎖フラグが
“１”で、かつゼロ検出手段１３１からの出力が活性化
されていた場合に、割り込み要求信号を生成しマイクロ
プログラム制御部へ割り込む手段（割込み要求生成回路
２０１）と、中断指示があった場合に、チャンネル部の
チャネル用データ転送制御回路２０２からのデータ転送
要求を抑止する手段（フラッグ２６３，２７３、アンド
回路２３３、ナンド回路２３２、アンド回路２３１）と
を有している。また、チャネル部１２は、また、データ
バッファ２００、データバッファ制御部２０３、デコー
ド回路２０４、レジスタ２０８、レジスタ２０９、Ｉ／
Ｏインタフェース制御部２１０等を有している。

【００２５】次に、主要部分の構成の説明をする。デー
タバッファ２００は、１／０インタフェースを介して送
出されるデータあるいは受信するデータを一時バッファ
リングするものであり、６４バイトの容量がある。ま
た、このデータバッファ２００は、出力データ転送の場
合は、４バイト単位に主記憶装置３１からのリードデー
タがレジスタ１１２０を介して書き込まれた後、１バイ
トづつ読みだされデータパスＬ１１の上に送出される。
また、入力データ転送の場合には、データパスＬ１１を
介して受信した１バイト毎のデータを、データバッファ
２００に書き込み、４バイト以上バッファ内にデータが
留ると、主記憶装置３１へ４バイト単位に書き込みを行
う。データバッファ２００のビジー管理等は、データバ
ッファ制御部２０３が行う。

【００２６】コマンドレジスタ２０８は、マイクロプロ
グラム制御部１１０からの指示内容（フラグのリセット
等）を一時格納する。チャネル番号レジスタ２０９は、
コマンドレジスタ２０８に格納されたコマンドがどのチ
ャネル部１２に対して指示されたのかを示す。チャネル
部１２は、自らの保有するチャネル番号情報と本レジス
タ２０８の内容を比較し、一致すると自分に対する指示
と認識しコマンドをデコード回路２０４で解読し実行す
る。なお、２５１〜２５３、２６１〜２６３、２７１〜
２７３は、データ転送制御部１１１からのデータ転送動
作に同期して指示される情報を記憶するフラグ群であ
る。次に、上述した実施例の作用を以下に説明する。

【００２７】まず、データ転送の動作について説明す
る。

【００２８】入出力処理装置１０は、中央処理装置３０
が主記憶装置３１に作成したチャネルプログラムを主記
憶装置３１から取り出す。チャネルプログラムは、チャ
ネル番号や装置番号を含むヘッダ部と、入出力動作を規
定するチャネルコマンド語とからなる。チャネルコマン
ド語は、８バイトからなり、その中にはチャネルコマン
ド、データ転送アドレス、データ長とからなる。データ
転送アドレスは、非ページモードの場合は、中央処理装
置３０の物理的なアドレスで与えられるが、ページモー
ドの場合仮想記憶上の仮想的なアドレスである論理アド
レスで与えられるため入出力処理装置１０の内部で論理
アドレスから主記憶装置３１の物理的なアドレスへの変
換を行わなければならない。ページモードか否かは、中
央処理装置３０がそのチャネルプログラムを発行する命
令によって定まる。チャネルコマンド語の形式の一例を
図６に示す。

【００２９】図６に示すチャネルコマンド語６００の形
式は、０〜７ビットがコマンド、８〜１５ビットにＤＣ
はデータ連鎖（ＤＡＴＡＣＨＡＩＮＮＩＮＧ）、また
はＣＣはコマンド連鎖（ＣＯＭＭＡＮＤＣＨＡＩＮＮ
ＩＮＧ）を、１６〜３１ビットにカウント、０〜３１ビ
ットにデータアドレスをそれぞれ示す。

【００３０】中央処理装置３０からは、チャネルプログ
ラムが格納されている主記憶装置３１上の物理アドレス
とチャネル番号と装置番号が主記憶装置３１の通信領域
（固定番地）を通じて入出力処理装置１０に与えられ
る。

【００３１】入出力処理装置１０は、中央処理装置３０
から入出力動作の起動を受けとると、その要求を一旦待
行列に入れる。待行列は、チャネル単位に存在し装置番
号をリンクする（その詳細は本実施例には示さない）。
その後、該当するチャネルの入出力インタフェース上の
特定の信号線を“１”にすることで、配下に接続されて
いる所定の入出力制御装置５０_A，５０_B，…，５０_H
に入出力の要求があることを知らせる。

【００３２】入出力処理装置１０は、上記信号線が
“１”になったのを検出すると、入出力インタフェース
を介して入出力動作の開始準備ができていることを知ら
せるため、１バイトの情報（サービスコード）を送出す
る。入出力処理装置１０の所定のチャネル部１２_A，１
２_B，…，１２_Hは、入出力制御装置３０_A，３０_B，
…，３０_Hからサービスコードを受信すると、Ｉ／Ｏイ
ンタフェース制御部２１０から割込み制御部２０１へ割
り込みの生成を要求する。マイクロプログラム制御部１
１０は、割り込まれるとサービスコードをチャネル部１
２_A，１２_B，…，１２_Hから取り出し解析し、入出力
の開始を指示するものであればチャネルプログラムの第
１語を主記憶装置３１から取り出して、装置番号と共に
そのコマンド語８バイトを入出力制御装置５０_A，５０
_B，…，５０_Hへ送出する。

【００３３】入出力制御装置３０_A，３０_B，…，３０
_Hは、入出力処理装置１０から送られてきたコマンド語
を解読し、データ転送を指示するものであれば、再び、
サービスコードを入出力処理装置１０に送出する。

【００３４】今度のサービスコードは、データ転送の開
始を指示するものである。入出力制御装置５０_A，５０
_B，…，５０_Hは、同時に自らも配下の装置を起動して
データ転送の可能なように準備を行う。

【００３５】入出力処理装置１０では、前述と同様にマ
イクロプログラム制御部１１０に対して割り込みが発生
する。こんどは、マイクロプログラム制御部１１０は、
チャネルコマンドを解析し、それがデータ転送を示して
いなければＩ／Ｏインタフェース制御部２１０上のエラ
ー信号を“１”にして異常であることを通知する。ま
た、入出力処理装置１０は、チャネルコマンドの解析結
果がデータ転送を指示していれば、マイクロプログラム
制御部１１０によりデータ転送制御部１１１に対して以
下のことを行う。

【００３６】（１）アドレスバアファ１２１_aにチャネ
ルコマンド語に含まれるアドレスを書き込む。このとき
アドレスが論理アドレスであれば、マイクロプログラム
制御部１１０は、主記憶装置３１上に存在する変換テー
ブルを使用して主記憶装置３１上の物理アドレスに変換
した上でアドレスバッファ１２２_aにセットする。

【００３７】（２）チャネルコマンド語（図５参照）に
含まれるカウント値をカウントバッファ１２３_aに書き
込む。

【００３８】（３）次に、データ連鎖フラグを検査した
結果が“１”であれば第二フラッグ１５２のＤＣビット
を“１”に、検査結果が“０”であれば第二フラッグ１
５２のＤＣビットを“０”にセットする。また、データ
転送がページモードか否かを調べ、ページモードであれ
ば第二フラッグ１５２のＰＧＭＤビットを“１”に、ペ
ージモードでなければ第二フラッグ１５２のＰＧＭＤビ
ットを“０”にセットする。

【００３９】（４）入出力処理装置１０では、マイクロ
プログラム制御部１１０により第二フラッグ１５２のＰ
ＧＭＤビットが“１”であれば、アドレスにカウント値
を加算する計算をし、その結果がページ境界であるとこ
ろの、例えば４〔Ｋバイト〕を越えるかどうかを検査す
る。もしも、ページ境界を越えるのであれば、次のペー
ジの開始アドレス（論理アドレス）を求め、これを物理
アドレスに変換し、先取りアドレスバッファ１２１_aに
書き込む。このとき、有効フラッグ１６０の有効ビット
Ｖ₀ビットに“１”がセットされる。

【００４０】（５）第二フラッグ１５２のＰＧＭＤビッ
トが“０”か、またはデータ転送中にページ境界を越え
なければ、入出力処理装置１０は、データ連鎖ビットを
検査する。データ連鎖ビットが“１”であれば、第２番
目のチャネルコマンド語を取り出す。

【００４１】（６）第２番目のチャネルコマンド語のア
ドレスを（論理アドレスであれば当然物理アドレスに変
換して）、先取りアドレスバッファ１２１_aにセットす
る。また、同様にカウント値とデータ連鎖フラグを、カ
ウントバッファ１２３_aと第一フラッグ１５１にセット
する。このときには、有効フラッグ１６０の有効ビット
Ｖ₀からＶ₂まで有効ビットがセットされる。

【００４２】（７）入出力処理装置１０は、さらに、チ
ャネル部１２のＩ／Ｏインタフェース制御部２１０にあ
るカウントレジスタ（図示せず）にカウントバッファ１
２３ _aと同じ値をセットし、チャネル部１２のデータバ
ッファ２００を空（Empty ）の状態に設定する。

【００４３】（８）チャネル部１２にある制御フラグ群
２５１〜２５３、２６１〜２６３、２７１〜２７３をす
べてリセットする。

【００４４】以上の（１）〜（８）までのステップの設
定が完了すると、Ｉ／Ｏインタフェース上の所定の信号
線を“０”にすることで、サービスコード処理からデー
タ転送へフェーズが移行する。

【００４５】チャネルコマンド語が出力データ転送を指
示している場合、チャネル部１２のデータバッファ２０
０が空であることをデータバッファ制御部２０３が検出
し、チャネル用データ転送制御回路２０２は、信号線９
１_aを“１”にしてデータ転送を入出力処理装置１０の
データ転送制御部１１１へ要求する（図４（ａ）タイミ
ングＴ₁）。

【００４６】その要求は、データ転送優先判定回路１９
０で他のチャネルからの要求との競合判定を受ける。こ
こでの優先度は、チャネル番号によって一意に定まって
いる。要求がデータ転送優先判定回路１９０で選択され
ると、その要求と選択されたチャネル番号が信号線９２
によりデータ転送制御回路１８０に伝えられチャネル番
号が受付チャネルレジスタ１７１_aに入る（図４（ｃ）
タイミングＴ₂）。受付チャネルレジスタ１７１_aの内
容がデコードされ要求を受け付けたチャネル部１２にア
クセプト信号１７２_a〜１７２ｎの何れかひとつが返さ
れる（図４（ｂ）タイミングＴ₂）。

【００４７】チャネル部１２は、アクセプト信号を受け
取ると要求信号９１ａを“０”に落とす。受付チャネル
レジスタ１７１_aに入ったチャネル番号は、次のタイミ
ングでレジスタ１７１_bに移される（図４（ｄ）タイミ
ングＴ₃）。

【００４８】同時に、レジスタ１７１_aの出力でアドレ
スバッファ１２２_aとカウントバッファ１２３_aの値が
読みだされ、アドレスレジスタ１２２_bとカウントレジ
スタ１２３_bにセットされ（図４（ｇ）（ｈ）タイミン
グＴ₃）、レジスタ１７１_bのチャネル番号がレジスタ
１７１_cに転送される（図４（ｅ）タイミングＴ₄）。
データ転送制御回路１８０は、このとき主記憶装置３１
に対してデータの読出をリクエスト信号線８１とコマン
ド線８２を用いて要求する（図４（ｉ）（ｊ）タイミン
グＴ₃）。このとき、主記憶装置３１のアドレスは、ア
ドレスレジスタ１２２_bの内容が主記憶装置３１へ送出
され、コマンド線８２の内容はデータ読出しを指示する
内容がデータ転送制御回路１８０によって生成される。

【００４９】アドレスバッファ１２２_aの内容は、演算
器１２２_cにより転送されたバイト数分だけ加算され、
アドレスバッファ１２２_aに書き戻される。カウントレ
ジスタ１２３_bの内容は、転送されたバイト数分だけ演
算器１２３_cによって減算されカウントバッファ１２３
_aに書き戻される。このときのアドレスバッファ１２２
_aとカウントバッファ１２３_aの書込みアドレスはレジ
スタ１７１_cの内容が用いられる。

【００５０】主記憶装置３１から読みだされたデータ
は、レジスタ１１２０に一旦格納され、データ線Ｌ２２
によりチャネル部１２のデータバッファ２００に送出さ
れることになる（図４（ｌ）タイミングＴ₅）。

【００５１】チャネル番号はレジスタ１７１_cからさら
にレジスタ１７１_dへ送られて（図４（ｆ）タイミング
Ｔ₅）、レジスタ１７１_dの内容がデコードされ一連の
動作の完了を示すためチャネル部１２へ信号線７３_a〜
７３_nの何れか１本のみを“１”にする。

【００５２】チャネル部１２は、信号線７３_aが“１”
になっていたことで、データバッファ２００にデータ線
Ｌ２２のデータを書き込み、データバッファ２００の第
１バイト目を読み出し、Ｉ／Ｏインタフェース上のデー
タパスＬ１１へ送出するとともに、必要なアウトタグ
（out tag ）線を活性化して入出力制御装置１２とのデ
ータ転送シーケンスを開始する。

【００５３】チャネルコマンド語が入力データ転送を指
示していれば、データパスＬ１１を介して１〔バイト〕
単位に受信したデータが４〔バイト〕以上データバッフ
ァ内に留ったことをデータバッファ制御部２０３が検出
するとチャネル用データ転送制御回路２０２にデータ転
送要求ｒｑを指示する。

【００５４】主記憶装置３１から入出力制御装置５
０_A，５０_B，…，５０_Hに対するデータ転送は上述し
たように行われる。

【００５５】一方、入出力制御装置５０_A，５０_B，
…，５０_Hから主記憶装置３１への書込みの動作は出力
データ転送と同様であり、異なるのは、データバッファ
２００の内容がレジスタ１１１０に読みだされ主記憶装
置３１へ送られることと（図４（ｋ）タイミング
Ｔ₃）、データ転送制御回路１８０の生成するメモリコ
マンドが書き込みを指示していることだけである。

【００５６】以上述べた動作は、データ転送によりカウ
ントが０にもならずまたアドレスがページ境界に達しな
い場合であり、フラグ１４１_a〜１４３_a、１４１_b〜
１４３_b、１４１_c〜１４３_cには、すべて０がセット
されている。

【００５７】＜カウント０の動作＞

【００５８】次に、データ転送によりカウントが０にな
る場合の動作について説明する。

【００５９】（先取りが間に合う場合の動作）

【００６０】カウントレジスタ１２３_bの内容を減算し
た結果は、カウントゼロ検出回路でチェックされ結果が
０で、かつ第二フラッグ１５２のＤＣビットが“１”で
あると、フラグ１４１_aが１にセットされ、先取りアド
レスバッファ１２１_aと、先取りアドレスバッファ１２
１_aと、先取りフラグ１５１の全ての有効フラグＶ₀〜
Ｖ₂が先取り有効性判定回路１３３で検査される。検査
の結果、先取りフラグ１５１のすべてのＶビットが
“１”であるときに、アドレスバッファ１２２_aとカウ
ントバッファ１２３_aには、演算器１２２_cの出力と演
算器１２３_cの出力の代わりに先取りアドレスバッファ
１２１_aと先取りカウントバッファ１２１_bの内容が書
き込まれ、フラグ１４３_aとフラグ１４２_aには“０”
がセットされる。さらに、有効フラッグ１６０のすべて
のＶビットはリセットされる。

【００６１】フラグ１４１_a〜１４３_aの内容は、次の
タイミングでフラグ１４１_b〜１４３_bに移り、信号線
４１_c〜４３_cを介してチャネル部１２に伝えられる。
チャネル部１２では、ゲート２５１〜２５３を通ってフ
ラグ２７１〜２７３にセットされる。この場合、フラグ
２７１のみが“１”になる。

【００６２】割り込み要求生成回路２０１は、フラグ２
７１〜２７３に“０”以外のデータがセットされると割
り込み信号を発生し、信号線Ｌ０１_a（この信号線には
割り込み要求の他に割り込みの内容を示す情報も含まれ
ているが個別には図示していない）を活性化して、入出
力処理装置１０に対し割り込みを要求する。入出力処理
装置１０では、割込み優先判定回路１１００を通ってマ
イクロプログラム制御部１１０に割り込み信号Ｌ０２を
伝達する。

【００６３】マイクロプログラム制御部１１０は、割り
込みが入ると、その内部に保持していた次のデータ転送
に関するメモリアドレスとデータカウントとデータ連鎖
フラグを先取りアドレスバッファ１１２_aと先取りカウ
ントバッファ１１２_bと先取り有効フラッグ１６０にセ
ットする。また、マイクロプログラム制御部１１０によ
る先取り情報のセットについては、仮に次のデータ転送
がデータ連鎖されたものであるならば上記３種の先取り
情報のセットが必要であるが、ページの切れ目に関する
ものであればアドレスのみをセットする。すなわち、ペ
ージの切れ目に関するものであれば、有効フラッグ１６
０のＶ₀ビットのみが“１”となる。以上のセットが終
わると、マイクロプログラム制御部１１０は、さらに次
のデータ転送に関する先取り情報を準備し、マイクロプ
ログラム制御部１１０の内部に記憶する。次に、マイク
ロプログラム制御部１１０は、チャネル部１２のフラグ
２７１〜２７３の内容のリセットを指示する。この指示
は、マイクロプログラム制御部１１０から信号線Ｓ２_a
により指示内容がＳ２_bにより指示するチャネルを示
す。

【００６４】信号線Ｓ２_aと信号線Ｓ２_bのデータは、
チャネル１２内でレジスタ２０８とレジスタ２０９に格
納された後、デコード回路２０４で解読され実行され
る。前述のリセット指示があるとチャネル１２は、フラ
グ２６１〜２６３の内容をフラグ２７１〜２７２へ移送
する。

【００６５】以上の処理が行われている間もチャネル部
１２と主記憶装置３１の間のデータ転送は引き続き行わ
れている。

【００６６】（先取りが間に合わない場合の動作）

【００６７】図５を参照して説明すると、カウントレジ
スタ１２３_bの演算結果が０で、かつ第二フラッグ１５
２のＤＣビットが“１”の場合であって、先取り有効フ
ラッグ１６０のＶ₀〜Ｖ₂のどれか１ビットでも“０”
であったときには、なんらかの理由（処理の競合等）で
先取り処理が間に合っていないと判断し、フラグ１４１
_aとともにフラグ１４３_aがセットされ、次のタイミン
グでフラグ１４１_b、フラグ１４３_bがセットされる。
この場合は、先取り有効フラッグ１６０のＶビットの値
は保持される。この結果、チャネル部１２のフラグ２６
１とフラグ２６３がセットされ、次の次のタイミングで
フラグ２７１とフラグ２７３がセットされ、前述の説明
と同様に次のタイミングで割り込みが発生する。しかし
ながら、フラグ２７３が“１”のため、この間のチャネ
ル部１２と主記憶装置３１間のデータ転送は抑止され
る。

【００６８】マイクロプログラム制御部１１０は、先取
り処理が完了するまでは、当該チャネル１２からの割り
込みを受け付けないようになっているため、割り込みが
受け付けられた時点ではすべての先取り有効フラッグ１
６０のＶビットのセットが行われている。マイクロプロ
グラム制御部１１０は、この場合、特別なマイクロ命令
を実行する。そのマイクロ命令の実行結果、有効フラッ
グ１６０のＶビットが“１”である先取りバッファ先取
りアドレスバッファ１２１_a、先取りカンウトバッファ
１２１_b、データ連鎖フラグである第一フラッグ１５１
の内容が、アドレスバッファ１２２_a、カウントバッフ
ァ１２２_bおよび第二フラッグ１５２のＤＣビットに書
き込まれる。マイクロプログラム制御部１１０は、以上
の処理を終えたあとチャネル部１２のフラグのリセット
指示を行うと、フラグ２７３は“０”となり、データ転
送を再開する。

【００６９】データ転送の結果、カウントバッファ１２
３_aの減算結果が０にならなくとも、アドレスレジスタ
１２２_bの加算結果がページ境界に到達したことをペー
ジ境界検出回路１３２が検出し、しかも第二フラッグ１
５２のＰＧＭＤビットが“１”であると、フラグ１４２
_aがセットされる。同時に、先取り有効性判定回路１３
３ではＶ₀ビットが“１”であるかどうかを検査し、そ
の検査結果が“１”であれば、フラグ１４３_aを“０”
に、有効フラッグ１６０のＶ₀が“０”ならば“１”に
セットする。有効フラッグ１６０のＶ₀ビットが“１”
であると、アドレスバッファ１２２_aには、加算器１２
２_cの加算結果ではなく、先取りアドレスバッファ１２
１_aの内容が書き込まれ、カウントバッファ１２３_aに
は減算結果が書き込まれ、有効フラッグ１６０のＶ₀ビ
ットは“０”にリセットされる。そうでなければ、有効
フラッグ１６０のＶ₀ビット、フラグ１４１_a〜１４３
_aの内容は、フラグ１４１_c〜１４３_cにセットされ
て、チャネル部１２に伝えられることになる。

【００７０】以下の動作は、フラグ１４１_aがセットさ
れた前述の場合と同様に行われ、マイクロプログラム制
御部１１０に割り込みが起こり次の先取りに必要な情報
を先取りアドレスバッファ１２１_a、先取りカンウトバ
ッファ１２１_b、先取り用第二フラッグ１５２に書き込
んだ後に、チャネル部１２のフラグのリセットが行われ
る。このときも、フラグ１７３が“１”の場合は、チャ
ネル部１２と主記憶装置３１との間のデータ転送は中断
され、フラグ１７３が“１”の場合はデータ転送は継続
される。

【００７１】次に、チャネル部にある２組のフラグの動
作について説明する。

【００７２】データ転送中にデータカウント値が０にな
り、チャネル部１２のフラグ２７１がセットされ（図５
（ｊ）タイミングＴ₆）、マイクロプログラム制御部１
１０に割り込みが起こり（図５（ｎ）タイミング
Ｔ₇）、マイクロプログラム制御部１１０が次の先取り
バッファの書き込みを行う前に再びカウントが０になる
と、フラグ１４１_aと１４３_aとがセットされ（図５
（ｇ）タイミングＴ₉）、次のタイミングでフラグ１４
１_cと１４３_cとがセットされ（図５（ｉ）タイミング
Ｔ₁₀）、チャネル部１２に送られる。

【００７３】チャネル部１２は、一組目のフラグ２７１
〜２７３が“０”では無いため（図５（ｊ）（ｋ）タイ
ミングＴ₁₅）、このフラグの内容は２組目のフラグ２６
１〜２６２に記憶される（図５（ｊ）（ｋ）タイミング
Ｔ₁₂）。このときには、フラグ２６３が“１”のため、
オア（ＯＲ）ゲート２３３とナンド（ＮＡＮＤ）ゲート
２３２を介してＡＮＤゲート２３１により、データ転送
を抑止する。

【００７４】マイクロプログラム制御部１１０が先取り
アドレスバッファ１２１_a、先取りカンウトバッファ１
２１_b、先取り用第二フラッグ１５２の書き込みを完了
し（すなわち、対応するＶビットが“１”となった
後）、マイクロプログラム制御部１１０がチャネルのフ
ラグのリセット指示を行うと、チャネル部１２の命令デ
コード部２０４の制御の下に、フラグ２７１〜２７３
に、フラグ２６１〜２６３の内容が移される（図５
（ｊ）（ｋ）タイミングＴ₁₂）。データが移された後
に、フラグ２７３は“１”のため、データ転送の抑止状
態は継続し、割込み要求生成回路２０１は、再び、マイ
クロプログラム制御部１１０に対して割り込みを要求す
る。

【００７５】マイクロプログラム制御部１１０は、割り
込みに応じて、前述と同様に先取りアドレスバッファ１
２１_a、先取りカンウトバッファ１２１_b、有効フラッ
グ１６０に必要な情報を書き込んだあと、チャネル部１
２にフラグにリセットを指示する。２回目のリセット指
示では、フラグ２６１〜２６３は“０”のためフラグ２
７１〜２７３は今後は“０”となり、割り込みの要因も
消えデータ転送の抑止状態を解除され、データ転送は再
開する。

【００７６】以上のようにして、データ転送が行われ全
てのデータ転送が完了すると、即ち、データカウント値
が０となり、第二フラッグ１５２のＤＣビットが“０”
であると、データ転送制御部１１１は、データ転送の完
了をチャネル部１２へ信号線により指示する（本信号線
は図示していない）。チャネル部１２は、データ転送完
了の信号を受信するとデータバッファ２００の空きまた
は詰まり具合にかかわらずデータ転送要求の送出を止
め、Ｉ／Ｏインタフェース上の所定の信号線を“１”に
して、所定の入出力制御装置５０に転送の終了を通知す
る。

【００７７】入出力制御装置５０は、チャネルコマンド
語のＣＣビットが“１”であると次のチャネルコマンド
語の送出を入出力処理装置に要求するサービスコードを
送出する。また、入出力制御装置５０は、ＣＣビットが
“０”であると、Ｉ／Ｏ動作の終了を指示するサービス
コードを終了状態を示す状態バイトの３バイトと共に入
出力処理装置１０へ送出する。

【００７８】入出力処理装置１０は、次のコマンド語を
要求するサービスコードであれば次のコマンド語メモリ
より取り出して、入出力制御装置５０へ送出する。ま
た、終了を指示するサービスコードであれば、終了報告
を行うため主記憶装置３１上に終了報告情報を作成し、
終了報告待行列にリンクする。（待行列は、メモリ上に
構築され、全ての入出力装置について１つのみ存在す
る。ここでは、詳細は示さない。）

【００７９】

【発明の効果】以上説明したように、本発明によれば、
高性能でデータオーバーランが発生しにくく、少ないハ
ードウェアによりできる。

【図面の簡単な説明】

【図１】本発明の入出力処理装置の実施例を含むデータ
転送システムを示すブロック図である。

【図２】本発明の実施例の入出力処理装置のデータ転送
制御部の構成を示すブロック図である。

【図３】本発明の実施例の入出力処理装置のチャネル部
の構成を示すブロック図である。

【図４】本実施例の動作を説明するためのタイミングチ
ャートである。

【図５】本実施例の動作を説明するためのタイミングチ
ャートである。

【図６】本発明の実施例で使用するチャネルコマンドの
例を示す説明図である。

【符号の説明】

１０入出力処理装置３０中央処理装置３１主記憶装置５０_A 入出力制御装置５０_B 入出力制御装置５０_H 入出力制御装置１１０マイクロプログラム制御部１１０_A マイクロプログラム制御装置１１０_B 制御記憶装置１１１データ転送制御部１２１_a 先取りアドレスバッファ１２１_b 先取りカンウトバッファ１２２_a アドレスバッファ１２２_b アドレスレジスタ１２２_c 加算器１２３_a カウントバッファ１２３_b カウントレジスタ１２３_c 減算器１３１カウントゼロ検出回路１３２ページ境界検出回路１３３先取り有効性検出回路１５１第一フラッグ１５２第二フラッグ１６０有効フラッグ１８０データ転送制御回路１９０データ転送優先判定回路

Claims

【特許請求の範囲】

【請求項１】上位装置である主記憶装置と下位装置で
ある複数の入出力制御装置との間に接続されており、複
数の入出力制御装置を接続する複数のチャネル部と、マ
イクロプログラムで制御されるマイクロプログラム制御
部および前記チャネル部と前記主記憶装置間のデータ転
送を制御するデータ転送制御部からなる共通部とを備え
た入出力処理装置において、前記データ転送制御部には、先取りアドレス情報と先取りデータ長を記憶する先取り
情報格納手段と、転送データの前記主記憶装置上のアドレス情報とデータ
長を記憶する記憶手段と、データ転送のための主記憶装置を一回アクセスする毎に
前記記憶手段のアドレス情報とデータ長を更新する更新
手段と、データ連鎖が指示されているか否かを記憶する先取り第
一フラグと、データ連鎖が指示されている場合には次の転送データの
アドレス情報とデータ長とデータ連鎖が継続するか否か
の情報を格納する第二フラッグと、前記フラッグの各内容が有効であることを示す先取り有
効フラグとを備え、前記記憶手段のデータ長の値が更新
手段により減算されて零になったとき、前記有効フラッ
グが全て立っていれば前記先取り情報格納手段のデータ
が前記記憶手段に書き込まれてデータ転送が継続するよ
うにしたことを特徴とする入出力処理装置。
【請求項２】前記先取り格納手段は、先取りしたアド
レスを格納する先取りアドレスバッファと、先取りのデ
ータ長を格納する先取りカウントバッファとからなるこ
とを特徴とする請求項１記載の入出力処理装置。
【請求項３】前記記憶手段は、現在データ転送中のデ
ータの残りバイト数を記憶するカウントバッファと、現
在データ転送中のアドレスを記憶するアドレスバッファ
とからなることを特徴とする請求項１記載の入出力処理
装置。