JPH05181987A - ファジイニューロンチップ - Google Patents
ファジイニューロンチップInfo
- Publication number
- JPH05181987A JPH05181987A JP3359886A JP35988691A JPH05181987A JP H05181987 A JPH05181987 A JP H05181987A JP 3359886 A JP3359886 A JP 3359886A JP 35988691 A JP35988691 A JP 35988691A JP H05181987 A JPH05181987 A JP H05181987A
- Authority
- JP
- Japan
- Prior art keywords
- synapses
- expansion
- circuit
- fuzzy neuron
- fuzzy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N7/00—Computing arrangements based on specific mathematical models
- G06N7/02—Computing arrangements based on specific mathematical models using fuzzy logic
- G06N7/04—Physical realisation
- G06N7/046—Implementation by means of a neural network
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S706/00—Data processing: artificial intelligence
- Y10S706/90—Fuzzy logic
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Data Mining & Analysis (AREA)
- Evolutionary Computation (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- Computing Systems (AREA)
- Biophysics (AREA)
- Artificial Intelligence (AREA)
- Mathematical Physics (AREA)
- Neurology (AREA)
- Computational Linguistics (AREA)
- Automation & Control Theory (AREA)
- Fuzzy Systems (AREA)
- Algebra (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Feedback Control In General (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 動作速度が早いパラレル方式でありながら、
容易にライン数，シナプス数を拡張することが可能なフ
ァジイニューロンチップを提供すること。 【構成】 各ラインＬ１，Ｌ２，・・に設定された複数
のシナプスＳからの信号が供給される最小値演算回路１
と、最小値演算回路１と出力トランジスタＱ３との間に
設けられチップの外部に導出された拡張端子６を有した
拡張回路４とを備えており、拡張回路４は拡張端子６が
他のチップの拡張端子６と接続されたときに最小値演算
回路を構成する。 【効果】 複数のファジイニューロンチップの拡張端子
同士を接続するだけでライン数，シナプス数を拡張する
ことができ、拡張作業が容易となる。
容易にライン数，シナプス数を拡張することが可能なフ
ァジイニューロンチップを提供すること。 【構成】 各ラインＬ１，Ｌ２，・・に設定された複数
のシナプスＳからの信号が供給される最小値演算回路１
と、最小値演算回路１と出力トランジスタＱ３との間に
設けられチップの外部に導出された拡張端子６を有した
拡張回路４とを備えており、拡張回路４は拡張端子６が
他のチップの拡張端子６と接続されたときに最小値演算
回路を構成する。 【効果】 複数のファジイニューロンチップの拡張端子
同士を接続するだけでライン数，シナプス数を拡張する
ことができ、拡張作業が容易となる。
Description
【０００１】
【産業上の利用分野】本発明は、ファジィ理論を用いた
パターン認識等に使用されるファジイニューロンチップ
に関する。
パターン認識等に使用されるファジイニューロンチップ
に関する。
【０００２】
【従来の技術】コンピュータシステムの一つとして、人
間の脳の神経細胞の構造を模倣して構成したニューロ・
コンピュータと呼ばれるものがある。このニューロ・コ
ンピュータにおいては、神経細胞に対応する素子として
ニューロン素子が使用され、各ニューロン間がシナプス
と呼ばれる通信回線で互いに接続されてニューロ・ネッ
トワークを構成している。このニューロン素子は、重み
係数がつけられた複数の入力が供給され、入力の合計が
閾値を超えた時に出力を発生する数学モデルで表され
る。重み係数および閾値は、学習により目的に応じた値
に割り当てられる。
間の脳の神経細胞の構造を模倣して構成したニューロ・
コンピュータと呼ばれるものがある。このニューロ・コ
ンピュータにおいては、神経細胞に対応する素子として
ニューロン素子が使用され、各ニューロン間がシナプス
と呼ばれる通信回線で互いに接続されてニューロ・ネッ
トワークを構成している。このニューロン素子は、重み
係数がつけられた複数の入力が供給され、入力の合計が
閾値を超えた時に出力を発生する数学モデルで表され
る。重み係数および閾値は、学習により目的に応じた値
に割り当てられる。
【０００３】このニューロ・コンピュータは、パターン
の認識、たとえば、手書き文字の識別等に使用されてい
るが、実際の使用に際しては複数層からなるニューロ・
ネットワークを構成する必要があるため、ニューロン素
子が多数となり、この多数のニューロン素子の各々につ
いて、学習により重み係数および閾値を割り当てるのは
非常に手間がかかる。
の認識、たとえば、手書き文字の識別等に使用されてい
るが、実際の使用に際しては複数層からなるニューロ・
ネットワークを構成する必要があるため、ニューロン素
子が多数となり、この多数のニューロン素子の各々につ
いて、学習により重み係数および閾値を割り当てるのは
非常に手間がかかる。
【０００４】そこで重み係数および閾値を使用する従来
のニューロン素子に変えて、ファジイ論理を利用した新
しいニューロン素子、すなわち、ファジイニューロン素
子を使用することが提案されている。たとえば、山川
著，「Ａ Ｆｕｚｚｙ Ｎｕｅｒｏｎ Ｃｈｉｐ ａｎ
ｄ Ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎ ｔｏ ａ Ｐａ
ｔｔｅｒｎ Ｒｅｃｏｇｎｉｔｉｏｎ Ｓｙｓｔｅ
ｍ」，ＩＦＳＡ ’９１，１９９１参照。
のニューロン素子に変えて、ファジイ論理を利用した新
しいニューロン素子、すなわち、ファジイニューロン素
子を使用することが提案されている。たとえば、山川
著，「Ａ Ｆｕｚｚｙ Ｎｕｅｒｏｎ Ｃｈｉｐ ａｎ
ｄ Ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎ ｔｏ ａ Ｐａ
ｔｔｅｒｎ Ｒｅｃｏｇｎｉｔｉｏｎ Ｓｙｓｔｅ
ｍ」，ＩＦＳＡ ’９１，１９９１参照。
【０００５】このファジイニューロン素子を使用して、
たとえば、文字を認識する場合には、認識対象となる文
字の特徴を抽出する特徴切り出し線（ラインと呼ばれる
こともある）を設定している。この特徴切り出し線上に
は、複数のシナプスが設定されれており、各シナプスの
出力に応じて文字が認識される。
たとえば、文字を認識する場合には、認識対象となる文
字の特徴を抽出する特徴切り出し線（ラインと呼ばれる
こともある）を設定している。この特徴切り出し線上に
は、複数のシナプスが設定されれており、各シナプスの
出力に応じて文字が認識される。
【０００６】
【発明が解決しようとする課題】このファジイニューロ
ン素子は、各ラインに設定されたシナプスの最小値を演
算して出力するものである。このファジイニューロン素
子をハードウェア化する手段としては、演算に必要な信
号をディジタル信号に変換し、このディジタル信号を所
定のディジタル回路で時系列的に処理するシリアル方式
と、アナログ信号のまま、並列的に処理するパラレル方
式とが考えられる。シリアル方式では同一処理ブロック
による時系列処理が可能であるため、ライン数，シナプ
ス数の拡張が容易であるという利点がある一方、処理速
度が遅いという欠点がある。これに対して、パラレル方
式では並行処理が行われるため処理速度は早いという利
点がある一方、予めライン数，シナプス数に合わせて回
路を設計しなければならないので拡張性が悪いと欠点が
ある。
ン素子は、各ラインに設定されたシナプスの最小値を演
算して出力するものである。このファジイニューロン素
子をハードウェア化する手段としては、演算に必要な信
号をディジタル信号に変換し、このディジタル信号を所
定のディジタル回路で時系列的に処理するシリアル方式
と、アナログ信号のまま、並列的に処理するパラレル方
式とが考えられる。シリアル方式では同一処理ブロック
による時系列処理が可能であるため、ライン数，シナプ
ス数の拡張が容易であるという利点がある一方、処理速
度が遅いという欠点がある。これに対して、パラレル方
式では並行処理が行われるため処理速度は早いという利
点がある一方、予めライン数，シナプス数に合わせて回
路を設計しなければならないので拡張性が悪いと欠点が
ある。
【０００７】図６は従来のパラレル方式によるファジイ
ニューロン素子の構成例を示しており、各ラインＬ１，
２，・・に設定されたシナプスＳの最小値を、最小値演
算回路１により演算して出力端子２に出力するものであ
る。
ニューロン素子の構成例を示しており、各ラインＬ１，
２，・・に設定されたシナプスＳの最小値を、最小値演
算回路１により演算して出力端子２に出力するものであ
る。
【０００８】たとえば、文字を認識する場合には、文字
のパターンを読み取るために、図７に示すように、複数
の光センサＰが縦横に格子状に配置されており、同じ垂
直或いは水平直線上に配置されている複数の光センサが
一つのラインに対応している。図中のＬ１，Ｌ２，・・
は、それぞれ別のラインを示している。一つのラインの
中の各光センサＰの出力は、各シナプスＳを介して最小
値演算回路１に供給される。シナプスは、認識すべき文
字に応じた所定のメンバーシップ関数を有するメンバー
シップ関数発生回路から構成されている。
のパターンを読み取るために、図７に示すように、複数
の光センサＰが縦横に格子状に配置されており、同じ垂
直或いは水平直線上に配置されている複数の光センサが
一つのラインに対応している。図中のＬ１，Ｌ２，・・
は、それぞれ別のラインを示している。一つのラインの
中の各光センサＰの出力は、各シナプスＳを介して最小
値演算回路１に供給される。シナプスは、認識すべき文
字に応じた所定のメンバーシップ関数を有するメンバー
シップ関数発生回路から構成されている。
【０００９】図６に示すファジイニューロン素子におい
ては、使用するライン数，シナプス数に合わせて予め回
路を設計しておかなければならず、後で拡張するとこと
は困難である。
ては、使用するライン数，シナプス数に合わせて予め回
路を設計しておかなければならず、後で拡張するとこと
は困難である。
【００１０】また、予め決められた数のライン数，シナ
プス数に合わせてファジイニューロン素子が集積化され
てファジイニューロンチップが構成される場合がある
が、これらのファジイニューロンチップを複数個組み合
わせて、ライン数，シナプス数を拡張しようとしても、
各ファジイニューロンチップの間に更に別の論理演算回
路を接続しなければならないので、拡張は不可能ではな
いが非常に手間がかかるという問題もあった。
プス数に合わせてファジイニューロン素子が集積化され
てファジイニューロンチップが構成される場合がある
が、これらのファジイニューロンチップを複数個組み合
わせて、ライン数，シナプス数を拡張しようとしても、
各ファジイニューロンチップの間に更に別の論理演算回
路を接続しなければならないので、拡張は不可能ではな
いが非常に手間がかかるという問題もあった。
【００１１】そこで本発明は、動作速度が早いパラレル
方式でありながら、容易にライン数，シナプス数を拡張
することが可能なファジイニューロンチップを提供する
ことを目的とする。
方式でありながら、容易にライン数，シナプス数を拡張
することが可能なファジイニューロンチップを提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】この課題を解決するた
め、本発明のファジイニューロンチップは、各ラインに
設定された複数のシナプスからの信号が供給される最小
値演算回路と、該最小値演算回路と出力回路との間に設
けられチップの外部に導出された拡張端子を有した拡張
回路とを備えており、前記拡張回路は前記拡張端子が他
のチップの拡張端子と接続されたときに最小値演算回路
を構成するものである。
め、本発明のファジイニューロンチップは、各ラインに
設定された複数のシナプスからの信号が供給される最小
値演算回路と、該最小値演算回路と出力回路との間に設
けられチップの外部に導出された拡張端子を有した拡張
回路とを備えており、前記拡張回路は前記拡張端子が他
のチップの拡張端子と接続されたときに最小値演算回路
を構成するものである。
【００１３】
【作用】各ファジイニューロンチップの拡張端子が相互
に接続されると、各ファジイニューロンチップ内の拡張
回路が並列的に接続されて最小値演算回路が構成され、
この最小値演算回路の出力がファジイニューロンチップ
の出力とされる。したがって、等価的に端子数が拡張さ
れたファジイニューロンチップが構成される。
に接続されると、各ファジイニューロンチップ内の拡張
回路が並列的に接続されて最小値演算回路が構成され、
この最小値演算回路の出力がファジイニューロンチップ
の出力とされる。したがって、等価的に端子数が拡張さ
れたファジイニューロンチップが構成される。
【００１４】
【実施例】以下、本発明を実施例に基づいて具体的に説
明する。
明する。
【００１５】図１は本発明のファジイニューロンチップ
の実施例を部分的に示す回路図である。なお、図６に示
す従来例と対応する部分には同一符号を付している。
の実施例を部分的に示す回路図である。なお、図６に示
す従来例と対応する部分には同一符号を付している。
【００１６】各ラインＬ１，Ｌ２，・・には、それぞれ
所定数のシナプスＳが設定されており、各シナプスＳか
らの信号は最小値演算回路１に供給される。最小値演算
回路１は、各ベースが各シナプスＳにそれぞれ個別に接
続され、各エミッタが共通に定電流源３に接続され、各
コレクタが共通に電源電圧ＶEEに接続された、シナプス
の数に対応した数のＰＮＰ型トランジスタＱ１から構成
されている。各トランジスタＱ１のエミッタは、更に拡
張回路４を構成するＰＮＰ型トランジスタＱ２のベース
に接続されている。また、トランジスタＱ２のエミッタ
は定電流源５に接続され、コレクタは電源電圧ＶEEに接
続されている。このトランジスタＱ２のエミッタには拡
張端子６が接続されるとともに、ＮＰＮ型出力トランジ
スタＱ３のベースが接続される。トランジスタＱ３のコ
レクタは電源電圧ＶCCに接続され、エミッタは出力端子
２と定電流源７に接続される。図１に示す回路は、予め
決められた回路規模でＬＳＩ（大規模集積回路）化され
てファジイニューロンＬＳＩとなる。
所定数のシナプスＳが設定されており、各シナプスＳか
らの信号は最小値演算回路１に供給される。最小値演算
回路１は、各ベースが各シナプスＳにそれぞれ個別に接
続され、各エミッタが共通に定電流源３に接続され、各
コレクタが共通に電源電圧ＶEEに接続された、シナプス
の数に対応した数のＰＮＰ型トランジスタＱ１から構成
されている。各トランジスタＱ１のエミッタは、更に拡
張回路４を構成するＰＮＰ型トランジスタＱ２のベース
に接続されている。また、トランジスタＱ２のエミッタ
は定電流源５に接続され、コレクタは電源電圧ＶEEに接
続されている。このトランジスタＱ２のエミッタには拡
張端子６が接続されるとともに、ＮＰＮ型出力トランジ
スタＱ３のベースが接続される。トランジスタＱ３のコ
レクタは電源電圧ＶCCに接続され、エミッタは出力端子
２と定電流源７に接続される。図１に示す回路は、予め
決められた回路規模でＬＳＩ（大規模集積回路）化され
てファジイニューロンＬＳＩとなる。
【００１７】図２はファジイニューロンＬＳＩの構成例
を示しており、このファジイニューロンＬＳＩ８におい
ては、端子をＡ，Ｂ，Ｃ，Ｄの四つの入力ブロックに分
割し、１ブロックに１ライン設定できるものとし、１ラ
インには３個のシナプスを設定できるものとする。ま
た、図１に示す拡張端子６がファジイニューロンＬＳＩ
８の外部に引き出されている。また、図示しないが、図
１に示す出力端子２がファジイニューロンＬＳＩ８の外
部に引き出されている。なお、図２に示す端子は多数の
端子を模式的に示しており、実際の端子数と正確に対応
しているわけではない。図２に示す一つのファジイニュ
ーロンＬＳＩ８は、シナプス数が１２個のファジイニュ
ーロンＬＳＩとして機能する。
を示しており、このファジイニューロンＬＳＩ８におい
ては、端子をＡ，Ｂ，Ｃ，Ｄの四つの入力ブロックに分
割し、１ブロックに１ライン設定できるものとし、１ラ
インには３個のシナプスを設定できるものとする。ま
た、図１に示す拡張端子６がファジイニューロンＬＳＩ
８の外部に引き出されている。また、図示しないが、図
１に示す出力端子２がファジイニューロンＬＳＩ８の外
部に引き出されている。なお、図２に示す端子は多数の
端子を模式的に示しており、実際の端子数と正確に対応
しているわけではない。図２に示す一つのファジイニュ
ーロンＬＳＩ８は、シナプス数が１２個のファジイニュ
ーロンＬＳＩとして機能する。
【００１８】次に、図２に示すファジイニューロンＬＳ
Ｉ８を複数個使用してシナプス数を拡張する接続例を図
３を参照して説明する。
Ｉ８を複数個使用してシナプス数を拡張する接続例を図
３を参照して説明する。
【００１９】図３においては、複数のファジイニューロ
ンＬＳＩ８の各拡張端子６が共通に接続され、シナプス
数が拡張される。すなわち、各拡張端子６は図１に示す
拡張回路４のトランジスタＱ２のエミッタに接続されて
いるため、各拡張回路４はワイヤード最小値演算回路と
して機能し、複数のファジイニューロンＬＳＩ８の最小
値演算回路１の出力のうちの最小の出力が出力端子２に
出力される。
ンＬＳＩ８の各拡張端子６が共通に接続され、シナプス
数が拡張される。すなわち、各拡張端子６は図１に示す
拡張回路４のトランジスタＱ２のエミッタに接続されて
いるため、各拡張回路４はワイヤード最小値演算回路と
して機能し、複数のファジイニューロンＬＳＩ８の最小
値演算回路１の出力のうちの最小の出力が出力端子２に
出力される。
【００２０】したがって、２個のファジイニューロンＬ
ＳＩ８を接続した場合には、シナプス数が２４個に拡張
される。以下同様に、ｎ個のファジイニューロンＬＳＩ
８で１２ｎ個までシナプス数を拡張できる。なお、各フ
ァジイニューロンＬＳＩ８の出力端子２には同じ出力が
得られるので、どのファジイニューロンＬＳＩ８の出力
端子２から出力を得るようにしてもよい。
ＳＩ８を接続した場合には、シナプス数が２４個に拡張
される。以下同様に、ｎ個のファジイニューロンＬＳＩ
８で１２ｎ個までシナプス数を拡張できる。なお、各フ
ァジイニューロンＬＳＩ８の出力端子２には同じ出力が
得られるので、どのファジイニューロンＬＳＩ８の出力
端子２から出力を得るようにしてもよい。
【００２１】次に、ライン数を拡張する接続例を図４を
参照して説明する。
参照して説明する。
【００２２】図４に示す実施例においては、２個のファ
ジイニューロンＬＳＩ８の各拡張端子６が接続され、ラ
イン数が２倍に拡張される。すなわち、ライン数が４本
から８本に拡張される。なお、図４において、Ｌ１〜Ｌ
８は各ラインを示す。
ジイニューロンＬＳＩ８の各拡張端子６が接続され、ラ
イン数が２倍に拡張される。すなわち、ライン数が４本
から８本に拡張される。なお、図４において、Ｌ１〜Ｌ
８は各ラインを示す。
【００２３】次に、ライン数とシナプス数の双方を拡張
する接続例を図５を参照して説明する。
する接続例を図５を参照して説明する。
【００２４】図５に示す実施例においては、４個のファ
ジイニューロンＬＳＩ８の各拡張端子６が接続され、ラ
イン数とシナプス数がそれぞれ２倍に拡張される。すな
わち、ライン数が４本から８本に拡張され、シナプス数
が１２個から２４個に拡張される。なお、図５におい
て、Ｌ１〜Ｌ８は各ラインを示し、同じ符号は同じライ
ンを示す。
ジイニューロンＬＳＩ８の各拡張端子６が接続され、ラ
イン数とシナプス数がそれぞれ２倍に拡張される。すな
わち、ライン数が４本から８本に拡張され、シナプス数
が１２個から２４個に拡張される。なお、図５におい
て、Ｌ１〜Ｌ８は各ラインを示し、同じ符号は同じライ
ンを示す。
【００２５】
【発明の効果】本発明によれば、各ファジイニューロン
チップに拡張端子を設けたので、単に各拡張端子を接続
するだけで、ライン数或いはシナプス数或いはその両方
を容易に拡張することができる。
チップに拡張端子を設けたので、単に各拡張端子を接続
するだけで、ライン数或いはシナプス数或いはその両方
を容易に拡張することができる。
【図１】 本発明のファジイニューロンチップの実施例
を部分的に示す回路図である。
を部分的に示す回路図である。
【図２】 ファジイニューロンＬＳＩの構成例を示すブ
ロック図である。
ロック図である。
【図３】 図２に示すファジイニューロンＬＳＩを複数
個使用してシナプス数を拡張する接続例を示すブロック
図である。
個使用してシナプス数を拡張する接続例を示すブロック
図である。
【図４】 図２に示すファジイニューロンＬＳＩを複数
個使用してライン数を拡張する接続例を示すブロック図
である。
個使用してライン数を拡張する接続例を示すブロック図
である。
【図５】 図２に示すファジイニューロンＬＳＩを複数
個使用してライン数とシナプス数の双方を拡張する接続
例を示すブロック図である。
個使用してライン数とシナプス数の双方を拡張する接続
例を示すブロック図である。
【図６】 従来のパラレル方式によるファジイニューロ
ン素子の構成例を示すブロック図である。
ン素子の構成例を示すブロック図である。
【図７】 文字認識のために使用される光センサの配置
状態を模式的に示す説明図である。
状態を模式的に示す説明図である。
【符号の説明】 １ 最小値演算回路、２ 出力端子、３，５，７ 定電
流源、４ 拡張回路、６ 拡張端子、８ ファジイニュ
ーロンＬＳＩ、Ｌ１〜Ｌ８ ライン、Ｐ 光センサ、Ｑ
１，Ｑ２，Ｑ３ トランジスタ、Ｓ シナプス
流源、４ 拡張回路、６ 拡張端子、８ ファジイニュ
ーロンＬＳＩ、Ｌ１〜Ｌ８ ライン、Ｐ 光センサ、Ｑ
１，Ｑ２，Ｑ３ トランジスタ、Ｓ シナプス
Claims (1)
- 【請求項１】 各ラインに設定された複数のシナプスか
らの信号が供給される最小値演算回路と、該最小値演算
回路と出力回路との間に設けられチップの外部に導出さ
れた拡張端子を有した拡張回路とを備えており、前記拡
張回路は前記拡張端子が他のチップの拡張端子と接続さ
れたときに最小値演算回路を構成するものであるファジ
イニューロンチップ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3359886A JPH05181987A (ja) | 1991-12-28 | 1991-12-28 | ファジイニューロンチップ |
| US07/992,912 US5422978A (en) | 1991-12-28 | 1992-12-18 | Extensible fuzzy neuron device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3359886A JPH05181987A (ja) | 1991-12-28 | 1991-12-28 | ファジイニューロンチップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181987A true JPH05181987A (ja) | 1993-07-23 |
Family
ID=18466802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3359886A Pending JPH05181987A (ja) | 1991-12-28 | 1991-12-28 | ファジイニューロンチップ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5422978A (ja) |
| JP (1) | JPH05181987A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6430544B1 (en) | 1998-08-11 | 2002-08-06 | Ronald Childress | Single variable priority constraint fuzzy control system |
| US7153247B1 (en) * | 2003-05-27 | 2006-12-26 | Filkoff Larry A | Underwater exerciser apparatus |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0378689B1 (en) * | 1988-05-20 | 1998-03-18 | Matsushita Electric Industrial Co., Ltd. | Inference rule determination method and inference apparatus |
| US5179624A (en) * | 1988-09-07 | 1993-01-12 | Hitachi, Ltd. | Speech recognition apparatus using neural network and fuzzy logic |
| US5131071A (en) * | 1988-09-26 | 1992-07-14 | Omron Tateisi Electronics Co. | Fuzzy inference apparatus |
| US5292995A (en) * | 1988-11-28 | 1994-03-08 | Yamaha Corporation | Method and apparatus for controlling an electronic musical instrument using fuzzy logic |
| JP2944102B2 (ja) * | 1989-05-26 | 1999-08-30 | 烈 山川 | ファジィニューロン |
| JP2561162B2 (ja) * | 1990-01-29 | 1996-12-04 | 三菱電機株式会社 | 演算処理用半導体装置 |
| US5222191A (en) * | 1991-11-08 | 1993-06-22 | Nec Corporation | Fuzzy hardware system |
-
1991
- 1991-12-28 JP JP3359886A patent/JPH05181987A/ja active Pending
-
1992
- 1992-12-18 US US07/992,912 patent/US5422978A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5422978A (en) | 1995-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5656202B2 (ja) | 特徴抽出装置、特徴抽出方法、及び、そのプログラム | |
| Cruz et al. | A 16× 16 cellular neural network universal chip: The first complete single-chip dynamic computer array with distributed memory and with gray-scale input-output | |
| EP0220459A2 (en) | Differential cascode voltage switch logic circuit | |
| US5664069A (en) | Data processing system | |
| US5235650A (en) | Pattern classifier for character recognition | |
| JPH05181987A (ja) | ファジイニューロンチップ | |
| JP2001527249A (ja) | 画像検出用装置 | |
| JP3636232B2 (ja) | 機能選択が可能な集積回路およびその機能選択方法 | |
| Anguita et al. | Focal-plane and multiple chip VLSI approaches to CNNs | |
| JP2001044284A (ja) | 半導体装置の設計方法 | |
| US5355438A (en) | Weighting and thresholding circuit for a neural network | |
| JP2741793B2 (ja) | ニューラルネットワークプロセッサ | |
| US6715138B2 (en) | Method for combining logic-based circuit units and memory-based circuit units and circuit arrangement | |
| JP3385808B2 (ja) | 座標入力装置 | |
| JP3130913B2 (ja) | 信号処理装置 | |
| JPS6350745B2 (ja) | ||
| JPH065706A (ja) | Ｌｓｉの配置配線システム | |
| Erten et al. | Modified cellular neural network architecture for integrated image sensing and processing | |
| JPS60151784A (ja) | 設計端末装置 | |
| JP2799037B2 (ja) | アナログスタンダードセル | |
| JP3156544B2 (ja) | 回路抽出装置 | |
| Chou et al. | VLSI design of densely-connected array processors | |
| JP2587962B2 (ja) | パターン判定装置 | |
| JP3006140B2 (ja) | 自動配線方式 | |
| JPS6346582A (ja) | パタ−ン検査装置 |