JPH0518200B2 - - Google Patents
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- JPH0518200B2 JPH0518200B2 JP59149181A JP14918184A JPH0518200B2 JP H0518200 B2 JPH0518200 B2 JP H0518200B2 JP 59149181 A JP59149181 A JP 59149181A JP 14918184 A JP14918184 A JP 14918184A JP H0518200 B2 JPH0518200 B2 JP H0518200B2
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- Japan
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- mosfet
- mosfets
- sense circuit
- power supply
- connection point
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば集積回路メモリに使用され
る高速なセンス回路に関する。
る高速なセンス回路に関する。
従来、この種のセンス回路は、例えば第６図に
示すように構成されている。すなわち、差動入力
信号Vio，ioが供給される一対の差動入力
MOSFETQ１，Ｑ２の一端にはそれぞれ、接地
点VSSが接続され、他端にはカレントミラー回路
１１を構成するMOSFETQ３，Ｑ４の一端がそ
れぞれ接続される。上記MOSFETQ３，Ｑ４の
他端にはそれぞれ、電源電圧VDDが印加される電
源端子１２1，１２2が接続され、ゲートが共通接
続される。上記MOSFETQ３，Ｑ４のゲート共
通接続点には、MOSFETQ１とＱ３との接続点
が接続される。そして、上記MOSFETQ２とＱ
４との接続点および上記MOSFETQ１とＱ３と
の接続点からそれぞれ差動増幅出力Vput，putを
得る。
示すように構成されている。すなわち、差動入力
信号Vio，ioが供給される一対の差動入力
MOSFETQ１，Ｑ２の一端にはそれぞれ、接地
点VSSが接続され、他端にはカレントミラー回路
１１を構成するMOSFETQ３，Ｑ４の一端がそ
れぞれ接続される。上記MOSFETQ３，Ｑ４の
他端にはそれぞれ、電源電圧VDDが印加される電
源端子１２1，１２2が接続され、ゲートが共通接
続される。上記MOSFETQ３，Ｑ４のゲート共
通接続点には、MOSFETQ１とＱ３との接続点
が接続される。そして、上記MOSFETQ２とＱ
４との接続点および上記MOSFETQ１とＱ３と
の接続点からそれぞれ差動増幅出力Vput，putを
得る。
第７図は上記第６図における動作波形を示して
いる。なお、ここでは電源電圧VDDを3Vに設定し
ている。図示するように、差動増幅出力Vput，
Vputは対称にはならず、putの出力振幅が小さ
い。
いる。なお、ここでは電源電圧VDDを3Vに設定し
ている。図示するように、差動増幅出力Vput，
Vputは対称にはならず、putの出力振幅が小さ
い。
このように、前記第６図に示したカレントミラ
ー形のセンス回路は、高速な動作が得られる反
面、出力信号putの振幅が小さいため｜Vput−
Vput｜（差動出力信号のレベル差）が必ずしも充
分大きく取れない欠点がある。これは、特に電源
電圧VDDが低い時に大きな問題となる。
ー形のセンス回路は、高速な動作が得られる反
面、出力信号putの振幅が小さいため｜Vput−
Vput｜（差動出力信号のレベル差）が必ずしも充
分大きく取れない欠点がある。これは、特に電源
電圧VDDが低い時に大きな問題となる。
また、上記カレントミラー形のセンス回路を２
段カスケード接続した第８図に示すような回路が
提案されている。図において、１３は１段目のセ
ンス回路、１４は２段目のセンス回路で、センス
回路１３は、差動入力信号Vio，ioが供給される
一対の差動入力MOSFETQ５，Ｑ６、カレント
ミラー回路を構成するMOSFETQ７，Ｑ８、チ
ツプイネーブル信号CEで導通制御されるパワー
ダウン用のMOSFETQ９，Ｑ１０、および電源
電圧VDDで導通設定されて定電流源として働き、
感度を上げるためのMOSFETQ１１から構成さ
れる。また、上記２段目のセンス回路１４も１段
目のセンス回路１３と同一構成であるので、この
回路１４にはセンス回路１３と同一符号にダツシ
ユを付して示す。MOSFETQ８とＱ１０との接
続点およびMOSFETQ７とＱ９との接続点から
得られる１段目のセンス回路１３の出力Vput，
Vputは、２段目のセンス回路１４の差動入力
MOSFETQ６′，Ｑ５′のゲートに供給され、
MOSFETQ８′，Ｑ１０′との接続点から出力
を得るようになつている。
段カスケード接続した第８図に示すような回路が
提案されている。図において、１３は１段目のセ
ンス回路、１４は２段目のセンス回路で、センス
回路１３は、差動入力信号Vio，ioが供給される
一対の差動入力MOSFETQ５，Ｑ６、カレント
ミラー回路を構成するMOSFETQ７，Ｑ８、チ
ツプイネーブル信号CEで導通制御されるパワー
ダウン用のMOSFETQ９，Ｑ１０、および電源
電圧VDDで導通設定されて定電流源として働き、
感度を上げるためのMOSFETQ１１から構成さ
れる。また、上記２段目のセンス回路１４も１段
目のセンス回路１３と同一構成であるので、この
回路１４にはセンス回路１３と同一符号にダツシ
ユを付して示す。MOSFETQ８とＱ１０との接
続点およびMOSFETQ７とＱ９との接続点から
得られる１段目のセンス回路１３の出力Vput，
Vputは、２段目のセンス回路１４の差動入力
MOSFETQ６′，Ｑ５′のゲートに供給され、
MOSFETQ８′，Ｑ１０′との接続点から出力
を得るようになつている。
第９図は、上記第８図の回路の動作を回路シユ
ミレータSPICEによつて解析した動作波形を示
している。図示するように、２段目のセンス回路
１４の出力は、電源電圧VDDが3V付近で得られ
ている。これは、１段目のセンス回路１３の出力
Vput端（MOSFETQ７とＱ９との接続）がドレ
インとゲートとを共通接続したMOSFETQ７に
よつてプルアツプされるため、その電位が電源電
圧VDDよりＰチヤネル形MOSFETQ７のしきい値
電圧VTHPだ低下し、電源電圧VDD付近まで上昇し
ないことに起因する。例えば、電源電圧VDDを
2.5V、MOSFETQ７のしきい値電圧VTHPを1V
（VTHP＝0.8Vに設定してもプロセスのばらつきで
この程度になることが多い）とすると、１段目の
センス回路１３の出力putはハイレベル時に1.5V
以上に上昇しないことになる。この出力信号put
を次段の入力とすると、これを受けるＮチヤネル
形MOSFETQ５′は感度の悪い領域であり、２段
目のセンス回路１４のセンス動作が行なえない。
このように、上述したような従来のカレントミラ
ー形のセンス回路は、電源電圧が低い場合には感
度が悪い欠点がある。
ミレータSPICEによつて解析した動作波形を示
している。図示するように、２段目のセンス回路
１４の出力は、電源電圧VDDが3V付近で得られ
ている。これは、１段目のセンス回路１３の出力
Vput端（MOSFETQ７とＱ９との接続）がドレ
インとゲートとを共通接続したMOSFETQ７に
よつてプルアツプされるため、その電位が電源電
圧VDDよりＰチヤネル形MOSFETQ７のしきい値
電圧VTHPだ低下し、電源電圧VDD付近まで上昇し
ないことに起因する。例えば、電源電圧VDDを
2.5V、MOSFETQ７のしきい値電圧VTHPを1V
（VTHP＝0.8Vに設定してもプロセスのばらつきで
この程度になることが多い）とすると、１段目の
センス回路１３の出力putはハイレベル時に1.5V
以上に上昇しないことになる。この出力信号put
を次段の入力とすると、これを受けるＮチヤネル
形MOSFETQ５′は感度の悪い領域であり、２段
目のセンス回路１４のセンス動作が行なえない。
このように、上述したような従来のカレントミラ
ー形のセンス回路は、電源電圧が低い場合には感
度が悪い欠点がある。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、カレントミラ
ー形のセンス回路の高速性の損なうことなく低電
源電圧でも安定な動作が可能なセンス回路を提供
することである。
もので、その目的とするところは、カレントミラ
ー形のセンス回路の高速性の損なうことなく低電
源電圧でも安定な動作が可能なセンス回路を提供
することである。
すなわち、この発明においては、上記の目的を
達成するために、カレントミラー形の負荷と並列
に、通常オン状態のMOSFETなどの抵抗素子を
負荷として設けることにより、カレントミラー形
の負荷（MOSFET）にしきい値電圧分の電圧降
下を補償し、低電源電圧でも安定動作が可能に構
成したものである。
達成するために、カレントミラー形の負荷と並列
に、通常オン状態のMOSFETなどの抵抗素子を
負荷として設けることにより、カレントミラー形
の負荷（MOSFET）にしきい値電圧分の電圧降
下を補償し、低電源電圧でも安定動作が可能に構
成したものである。
以下、この発明の一実施例について図面を参照
して説明する。第１図において、Ｑ１２，Ｑ１３
は差動入力信号Vio，ioが供給される一対の差動
入力MOSFETで、これらMOSFETQ１２，Ｑ１
３の一端にはそれぞれ接地点VSSが接続され、他
端にはカレントミラー回路１５を構成する
MOSFETQ１４，Ｑ１５の一端がそれぞれ接続
される。上記MOSFETQ１４，Ｑ１５の他端に
はそれぞれ、電源電圧VDDが印加される電源端子
１６1，１６2が接続され、これらMOSFETQ１
４，Ｑ１５のゲートが共通接続される。上記
MOSFETQ１４，Ｑ１５のゲート共通接続点に
は、MOSFETQ１２とＱ１４との接続点が接続
される。上記MOSFETQ１２とＱ１４との接続
点と電源電圧VDDが印加される電源端子１６3との
間には、接地電位VSSで導通設定され、負荷とし
て働くMOSFETQ１６が接続される。また、上
記MOSFETQ１３とＱ１５との接続点と電源電
圧VDDが印加される電源端子１６4との間には、接
地電位VSSで導通設定され、負荷として働く
MOSFETQ１７が接続される。そして、上記
MOSFETQ１３とＱ１５との接続点から出力信
号Vputを、上記MOSFETQ１２とＱ１４との接
続点から出力信号putをそれぞれ得るようにして
成る。
して説明する。第１図において、Ｑ１２，Ｑ１３
は差動入力信号Vio，ioが供給される一対の差動
入力MOSFETで、これらMOSFETQ１２，Ｑ１
３の一端にはそれぞれ接地点VSSが接続され、他
端にはカレントミラー回路１５を構成する
MOSFETQ１４，Ｑ１５の一端がそれぞれ接続
される。上記MOSFETQ１４，Ｑ１５の他端に
はそれぞれ、電源電圧VDDが印加される電源端子
１６1，１６2が接続され、これらMOSFETQ１
４，Ｑ１５のゲートが共通接続される。上記
MOSFETQ１４，Ｑ１５のゲート共通接続点に
は、MOSFETQ１２とＱ１４との接続点が接続
される。上記MOSFETQ１２とＱ１４との接続
点と電源電圧VDDが印加される電源端子１６3との
間には、接地電位VSSで導通設定され、負荷とし
て働くMOSFETQ１６が接続される。また、上
記MOSFETQ１３とＱ１５との接続点と電源電
圧VDDが印加される電源端子１６4との間には、接
地電位VSSで導通設定され、負荷として働く
MOSFETQ１７が接続される。そして、上記
MOSFETQ１３とＱ１５との接続点から出力信
号Vputを、上記MOSFETQ１２とＱ１４との接
続点から出力信号putをそれぞれ得るようにして
成る。
次に、上記のような構成において、第２図の波
形図を参照しつつ動作を説明する。入力信号Vio
が一定（3V）でioがこれより低下し始めると、
MOSFETQ１２がオンし始め、Ｑ１３がオフし
始める。従つて、出力信号Vputはハイレベル、
Vputはローレベルに変化する。この時、
MOSFETQ１３とＱ１５との接続点の電位は、
MOSFETQ１５とＱ１７とによつて電源電圧VDD
付近まで上昇される。
形図を参照しつつ動作を説明する。入力信号Vio
が一定（3V）でioがこれより低下し始めると、
MOSFETQ１２がオンし始め、Ｑ１３がオフし
始める。従つて、出力信号Vputはハイレベル、
Vputはローレベルに変化する。この時、
MOSFETQ１３とＱ１５との接続点の電位は、
MOSFETQ１５とＱ１７とによつて電源電圧VDD
付近まで上昇される。
一方、入力信号ioが上昇して3V一定となり、
Vioがこれより低下し始めると、MOSFETQ１３
がオンし始め、Ｑ１２がオフし始める。これによ
つて、出力信号Vputはローレベル、putはハイレ
ベルに変化する。この時、MOSFETQ１２とＱ
１４との接続点の電位は、MOSFETQ１４とＱ
１６とによつて上昇され、上記MOSFETQ１４
のしきい値電圧VTHPによる電圧降下が
MOSFETQ１６によつて補償されて電源電圧VDD
付近まで上昇される。ここでMOSFETQ１６，
Ｑ１７のチヤネル幅／チヤネル長をMOSFETQ
１４，Ｑ１５のチヤネル幅／チヤネル長より充分
小さく設定しておけば、高電源電圧時の回路動作
には影響がない。
Vioがこれより低下し始めると、MOSFETQ１３
がオンし始め、Ｑ１２がオフし始める。これによ
つて、出力信号Vputはローレベル、putはハイレ
ベルに変化する。この時、MOSFETQ１２とＱ
１４との接続点の電位は、MOSFETQ１４とＱ
１６とによつて上昇され、上記MOSFETQ１４
のしきい値電圧VTHPによる電圧降下が
MOSFETQ１６によつて補償されて電源電圧VDD
付近まで上昇される。ここでMOSFETQ１６，
Ｑ１７のチヤネル幅／チヤネル長をMOSFETQ
１４，Ｑ１５のチヤネル幅／チヤネル長より充分
小さく設定しておけば、高電源電圧時の回路動作
には影響がない。
このような構成によれば、カレントミラー形の
センス回路の高速動作性を損なうことなく低電源
電圧でも差動増幅出力Vput，putのレベル差を大
きくでき、安定な動作が得られる。
センス回路の高速動作性を損なうことなく低電源
電圧でも差動増幅出力Vput，putのレベル差を大
きくでき、安定な動作が得られる。
第３図は、この発明の他の実施例を示すもの
で、上記第１図における差動入力MOSFETQ１
２，Ｑ１３の一端をそれぞれ、電源電圧VDDで導
通設定されるMOSFETQ１８を介して接地点VSS
に接続したものである。図において、前記第１図
と同一構成部には同じ符号を付してその説明は省
略する。上記MOSFETQ１８は定電流源として
動作し、センス回路の感度を上げる働きをする。
このような構成においても基本的には前記実施例
と同様に動作し、同じ効果が得られる。
で、上記第１図における差動入力MOSFETQ１
２，Ｑ１３の一端をそれぞれ、電源電圧VDDで導
通設定されるMOSFETQ１８を介して接地点VSS
に接続したものである。図において、前記第１図
と同一構成部には同じ符号を付してその説明は省
略する。上記MOSFETQ１８は定電流源として
動作し、センス回路の感度を上げる働きをする。
このような構成においても基本的には前記実施例
と同様に動作し、同じ効果が得られる。
第４図は、さらにこの発明の他の実施例を示す
もので、上述したセンス回路を２段カスケード接
続したものである。なお、ここでは、チツプイネ
ーブル信号CEで導通制御されるパワーダウン用
のMOSFETを設けている。すなわち、差動入力
信号Vio，ioは、１段目のセンス回路１７を構成
する一対の差動入力MOSFETQ１９，Ｑ２０の
ゲートにそれぞれ供給される。これら
MOSFETQ１９，Ｑ２０の一端は共通接続され、
この共通接続点には電源電圧VDDで導通設定され
るMOSFETQ２１を介して接地点VSSが接続され
る。また、上記MOSFETQ１９，Ｑ２０の他端
にはそれぞれ、チツプイネーブル信号CEで導通
制御されるMOSFETQ２２，Ｑ２３、およびカ
レントミラー回路を構成するMOSFETQ２４，
Ｑ２５をそれぞれ介して、電源電圧VDDが印加さ
れる電源端子１９1，１９2が接続される。上記
MOSFETQ２４，Ｑ２５のゲートは共通接続さ
れ、このゲート共通接続点には、MOSFETQ２
２とＱ２４と接続点が接続される。また、上記
MOSFETQ２２とＱ２４との接続点と電源電圧
VDDが印加される電源端子１９3との間には、接地
電位VSSで導通設定され、負荷として働く
MOSFETQ２６が、上記MOSFETQ２３とＱ２
５との接続点と電源電圧VDDが印加される電源端
子１９4との間には、接地電位VSSで導通設定さ
れ、負荷として働くMOSFETQ２７がそれぞれ
接続される。上記１段目のセンス回路１７の出力
ノード（MOSFETQ２２とＱ２４との接続点お
よびMOSFETQ２３とＱ２５との接続点）には、
２段目のセンス回路１８を構成する１対の差動入
力MOSFETQ２８，Ｑ２９のゲートがそれぞれ
接続される。上記MOSFETQ２８，Ｑ２９の一
端は共通接続され、この共通接続点には、電源電
圧VDDで導通設定されるMOSFETQ３０を介して
接地点VSSが接続される。一方、上記MOSFETQ
２８，Ｑ２９の他端にはそれぞれ、チツプイネー
ブル信号CEで導通制御されるMOSFETQ３１，
Ｑ３２、およびカレントミラー回路を構成する
MOSFETQ３３，Ｑ３４を介して、電源電圧VDD
が印加される電源端子２０1，２０2が接続され
る。上記MOSFETQ３３，Ｑ３４のゲートは共
通接続され、この共通接続点にはMOSFETQ３
１とＱ３３との接続点が接続される。そして、上
記MOSFETQ３２とＱ３４との接続点から出力
信号を得る。
もので、上述したセンス回路を２段カスケード接
続したものである。なお、ここでは、チツプイネ
ーブル信号CEで導通制御されるパワーダウン用
のMOSFETを設けている。すなわち、差動入力
信号Vio，ioは、１段目のセンス回路１７を構成
する一対の差動入力MOSFETQ１９，Ｑ２０の
ゲートにそれぞれ供給される。これら
MOSFETQ１９，Ｑ２０の一端は共通接続され、
この共通接続点には電源電圧VDDで導通設定され
るMOSFETQ２１を介して接地点VSSが接続され
る。また、上記MOSFETQ１９，Ｑ２０の他端
にはそれぞれ、チツプイネーブル信号CEで導通
制御されるMOSFETQ２２，Ｑ２３、およびカ
レントミラー回路を構成するMOSFETQ２４，
Ｑ２５をそれぞれ介して、電源電圧VDDが印加さ
れる電源端子１９1，１９2が接続される。上記
MOSFETQ２４，Ｑ２５のゲートは共通接続さ
れ、このゲート共通接続点には、MOSFETQ２
２とＱ２４と接続点が接続される。また、上記
MOSFETQ２２とＱ２４との接続点と電源電圧
VDDが印加される電源端子１９3との間には、接地
電位VSSで導通設定され、負荷として働く
MOSFETQ２６が、上記MOSFETQ２３とＱ２
５との接続点と電源電圧VDDが印加される電源端
子１９4との間には、接地電位VSSで導通設定さ
れ、負荷として働くMOSFETQ２７がそれぞれ
接続される。上記１段目のセンス回路１７の出力
ノード（MOSFETQ２２とＱ２４との接続点お
よびMOSFETQ２３とＱ２５との接続点）には、
２段目のセンス回路１８を構成する１対の差動入
力MOSFETQ２８，Ｑ２９のゲートがそれぞれ
接続される。上記MOSFETQ２８，Ｑ２９の一
端は共通接続され、この共通接続点には、電源電
圧VDDで導通設定されるMOSFETQ３０を介して
接地点VSSが接続される。一方、上記MOSFETQ
２８，Ｑ２９の他端にはそれぞれ、チツプイネー
ブル信号CEで導通制御されるMOSFETQ３１，
Ｑ３２、およびカレントミラー回路を構成する
MOSFETQ３３，Ｑ３４を介して、電源電圧VDD
が印加される電源端子２０1，２０2が接続され
る。上記MOSFETQ３３，Ｑ３４のゲートは共
通接続され、この共通接続点にはMOSFETQ３
１とＱ３３との接続点が接続される。そして、上
記MOSFETQ３２とＱ３４との接続点から出力
信号を得る。
第５図は、上記第４図の回路の動作波形を示す
もので、回路シユミレータSPICEによるもので
ある。前述した第９図の波形と比較すると、特
に、電源電圧VDDが2.5V程度の電圧で増幅度が大
きく、且つ、差動増幅出力Vput，putのレベルが
高電位側にシフトしていることがわかる。従つ
て、Ｎチヤネル形MOSFETQ２８，Ｑ２９によ
つて構成される２段目のセンス回路１８も正常動
作しており、出力信号は電源電圧VDDが1.9Vか
ら得られる。
もので、回路シユミレータSPICEによるもので
ある。前述した第９図の波形と比較すると、特
に、電源電圧VDDが2.5V程度の電圧で増幅度が大
きく、且つ、差動増幅出力Vput，putのレベルが
高電位側にシフトしていることがわかる。従つ
て、Ｎチヤネル形MOSFETQ２８，Ｑ２９によ
つて構成される２段目のセンス回路１８も正常動
作しており、出力信号は電源電圧VDDが1.9Vか
ら得られる。
なお、上記各実施例では、差動入力MOSFET
をＮチヤネル形、負荷MOSFETをＰチヤネル形
としたが、これはＮチヤネル形の方がキヤリアの
移動度が大きく立下がりの駆動が高速になるとと
もに、メモリに使用した場合、差動入力信号Vio，
Vioとしてのビツト線電位は電源電圧VDDに近いた
めであるが、信号の立上がりを速くしたい場合
や、OV近くの入力信号Vio，ioを増幅したい場
合には、差動入力MOSFETをＰチヤネル形、負
荷MOSFETをＮチヤネル形としても良いのはも
ちろんである。また、本発明に係る通常オン型の
MOSFETは、必ずしもMOSFETで構成せずと
も、抵抗素子でもよい。要は、カレントミラー型
の負荷のよりも低電圧領域で電流駆動力が大きけ
れば良い。
をＮチヤネル形、負荷MOSFETをＰチヤネル形
としたが、これはＮチヤネル形の方がキヤリアの
移動度が大きく立下がりの駆動が高速になるとと
もに、メモリに使用した場合、差動入力信号Vio，
Vioとしてのビツト線電位は電源電圧VDDに近いた
めであるが、信号の立上がりを速くしたい場合
や、OV近くの入力信号Vio，ioを増幅したい場
合には、差動入力MOSFETをＰチヤネル形、負
荷MOSFETをＮチヤネル形としても良いのはも
ちろんである。また、本発明に係る通常オン型の
MOSFETは、必ずしもMOSFETで構成せずと
も、抵抗素子でもよい。要は、カレントミラー型
の負荷のよりも低電圧領域で電流駆動力が大きけ
れば良い。
以上説明したようにこの発明によれば、カレン
トミラー回路の高速性を損なうことなく低電源電
圧でも安定な動作が可能なセンス回路が得られ
る。
トミラー回路の高速性を損なうことなく低電源電
圧でも安定な動作が可能なセンス回路が得られ
る。
第１図はこの発明の一実施例に係るセンス回路
を示す図、第２図は上記第１図の回路の動作波形
図、第３図はこの発明の他の実施例を示す回路
図、第４図はこの発明のさらに他の実施例を示す
回路図、第５図は上記第４図の回路における回路
シユミレーシヨン波形を示す図、第６図は従来の
センス回路を示す図、第７図は上記第６図の回路
の動作波形図、第８図は従来の他のセンス回路を
示す図、第９図は上記第８図の回路における回路
シユミレーシヨン波形を示す図である。 Vio，io……差動入力信号、Ｑ１２，Ｑ１３…
…差動入力MOSFET、Ｑ１４，Ｑ１５……負荷
MOSFET、１５……カレントミラー回路、Ｑ１
６，Ｑ１７……MOSFET（負荷）、Vput，put…
…差動増幅出力、VDD……第１電位供給源、VSS
……第２電位供給源。
を示す図、第２図は上記第１図の回路の動作波形
図、第３図はこの発明の他の実施例を示す回路
図、第４図はこの発明のさらに他の実施例を示す
回路図、第５図は上記第４図の回路における回路
シユミレーシヨン波形を示す図、第６図は従来の
センス回路を示す図、第７図は上記第６図の回路
の動作波形図、第８図は従来の他のセンス回路を
示す図、第９図は上記第８図の回路における回路
シユミレーシヨン波形を示す図である。 Vio，io……差動入力信号、Ｑ１２，Ｑ１３…
…差動入力MOSFET、Ｑ１４，Ｑ１５……負荷
MOSFET、１５……カレントミラー回路、Ｑ１
６，Ｑ１７……MOSFET（負荷）、Vput，put…
…差動増幅出力、VDD……第１電位供給源、VSS
……第２電位供給源。
Claims (1)
- 【特許請求の範囲】 １ 差動入力信号が供給される一対の第１導電形
の差動入力MOSFETと、これら差動入力
MOSFETの負荷として働きカレントミラー回路
を構成する一対の第２導電形MOSFETと、上記
差動入力MOSFETと負荷MOSFETとの各接続
点と第１電位供給源との間にそれぞれ接続され、
データの読み出し時に活性化されている一対の負
荷とを具備し、上記差動入力MOSFETと負荷
MOSFETとの各接続点から差動増幅出力を得る
如く構成したことを特徴とするセンス回路。 ２ 前記一対の負荷はそれぞれ、第２電位供給源
で導通設定される第２導電形のMOSFETから成
ることを特徴とする特許請求の範囲第１項記載の
センス回路。 ３ 前記第２導電形のMOSFETのチヤネル幅／
チヤネル長は、前記カレントミラー回路を構成す
る負荷MOSFETのチヤネル幅／チヤネル長より
小さく設定されることを特徴とする特許請求の範
囲第２項記載のセンス回路。 ４ 前記センス回路の出力を受ける次段の入力端
が第１導電形のMOSFETから成ることを特徴と
する特許請求の範囲第１項記載のセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14918184A JPS6126996A (ja) | 1984-07-18 | 1984-07-18 | センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14918184A JPS6126996A (ja) | 1984-07-18 | 1984-07-18 | センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6126996A JPS6126996A (ja) | 1986-02-06 |
| JPH0518200B2 true JPH0518200B2 (ja) | 1993-03-11 |
Family
ID=15469565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14918184A Granted JPS6126996A (ja) | 1984-07-18 | 1984-07-18 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126996A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2621140B2 (ja) * | 1986-06-20 | 1997-06-18 | 三菱電機株式会社 | センスアンプ回路 |
| JP2008099337A (ja) * | 2001-02-22 | 2008-04-24 | Niigata Seimitsu Kk | Ｆｅｔ帯域増幅器 |
| US9373388B1 (en) * | 2015-04-29 | 2016-06-21 | Qualcomm Incorporated | Sense amplifier with pulsed control for pull-up transistors |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226092A (ja) * | 1986-03-28 | 1987-10-05 | 原子燃料工業株式会社 | ライナ−付き核燃料被覆管 |
-
1984
- 1984-07-18 JP JP14918184A patent/JPS6126996A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6126996A (ja) | 1986-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |