JPH05183127A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH05183127A JPH05183127A JP3345648A JP34564891A JPH05183127A JP H05183127 A JPH05183127 A JP H05183127A JP 3345648 A JP3345648 A JP 3345648A JP 34564891 A JP34564891 A JP 34564891A JP H05183127 A JPH05183127 A JP H05183127A
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- silicon film
- polycrystalline silicon
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- polycrystal silicon
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- 229910052710 silicon Inorganic materials 0.000 abstract description 15
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Landscapes
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Abstract
(57)【要約】
【構成】 ２層多結晶シリコン膜を有する半導体記憶装
置の製造方法において、第一多結晶シリコン膜形成後、
第一多結晶シリコン膜のエッチングを等方的に行い、そ
の後絶縁膜、第二多結晶シリコン膜を形成した後、第二
多結晶シリコン膜のパターンに合わせて自己整合的に第
二多結晶シリコン膜、絶縁膜、第一多結晶シリコン膜を
順にエッチングする。 【効果】 第二多結晶シリコン膜のエッチング時に第一
多結晶シリコン膜側壁にストリンガーと呼ばれるエッチ
ング残りが生じにくくなり、かつ、第二多結晶シリコン
のエッチングを異方的に行うことができるので、線幅制
御性が向上する。
置の製造方法において、第一多結晶シリコン膜形成後、
第一多結晶シリコン膜のエッチングを等方的に行い、そ
の後絶縁膜、第二多結晶シリコン膜を形成した後、第二
多結晶シリコン膜のパターンに合わせて自己整合的に第
二多結晶シリコン膜、絶縁膜、第一多結晶シリコン膜を
順にエッチングする。 【効果】 第二多結晶シリコン膜のエッチング時に第一
多結晶シリコン膜側壁にストリンガーと呼ばれるエッチ
ング残りが生じにくくなり、かつ、第二多結晶シリコン
のエッチングを異方的に行うことができるので、線幅制
御性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、２層多結晶シリコン膜
を用いた半導体記憶装置の製造方法に関する。
を用いた半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置の平面図を図６に示す。
図６において、パターニングされた第一多結晶シリコン
膜１１の上に第二多結晶シリコン膜１３が形成された
後、第二多結晶シリコン膜のパターン形状に合わせて第
一多結晶シリコン膜もパターニングされ、ソース、ドレ
イン領域となるＮ型拡散層１４が形成されている。
図６において、パターニングされた第一多結晶シリコン
膜１１の上に第二多結晶シリコン膜１３が形成された
後、第二多結晶シリコン膜のパターン形状に合わせて第
一多結晶シリコン膜もパターニングされ、ソース、ドレ
イン領域となるＮ型拡散層１４が形成されている。
【０００３】この２層多結晶シリコン膜を用いた半導体
記憶装置の従来の製造方法の工程順断面図を、前半は図
６のＡ−Ａ' 線に沿って図２の（ａ）〜（ｅ）に、後半
は図６のＢ−Ｂ' 線に沿って図２の（ｆ）〜（ｈ）に示
す。まず図２（ａ）に示すように、半導体基板８上にフ
ィールド酸化膜９、ゲート酸化膜１０を順次形成する。
記憶装置の従来の製造方法の工程順断面図を、前半は図
６のＡ−Ａ' 線に沿って図２の（ａ）〜（ｅ）に、後半
は図６のＢ−Ｂ' 線に沿って図２の（ｆ）〜（ｈ）に示
す。まず図２（ａ）に示すように、半導体基板８上にフ
ィールド酸化膜９、ゲート酸化膜１０を順次形成する。
【０００４】次に図２（ｂ）に示すように、第一多結晶
シリコン膜１１を形成し第一導電型不純物、例えばリン
をドーピングする。続いて図２（ｃ）に示すように、該
第一多結晶シリコン膜を異方的にエッチング除去する。
エッチングパターンは図６の二点鎖線又は破線に示すと
おりである。この第一多結晶シリコン膜は、電子の注
入、除去により記憶装置として機能させるために形成さ
れるものである。
シリコン膜１１を形成し第一導電型不純物、例えばリン
をドーピングする。続いて図２（ｃ）に示すように、該
第一多結晶シリコン膜を異方的にエッチング除去する。
エッチングパターンは図６の二点鎖線又は破線に示すと
おりである。この第一多結晶シリコン膜は、電子の注
入、除去により記憶装置として機能させるために形成さ
れるものである。
【０００５】次に図２（ｄ）に示すように、該第一多結
晶シリコン膜を酸化し、多結晶シリコン間絶縁膜１２を
形成する。次に図２（ｅ）に示すように、第二多結晶シ
リコン膜１３を形成し、第一導電型不純物、例えばリン
をドーピングする。次に図２（ｆ）に示すように該第二
多結晶シリコン膜をやや等方的にエッチング除去する。
晶シリコン膜を酸化し、多結晶シリコン間絶縁膜１２を
形成する。次に図２（ｅ）に示すように、第二多結晶シ
リコン膜１３を形成し、第一導電型不純物、例えばリン
をドーピングする。次に図２（ｆ）に示すように該第二
多結晶シリコン膜をやや等方的にエッチング除去する。
【０００６】図２（ｆ）は図６のＢ−Ｂ' 線に沿った断
面図である。又、この時の図６のＣ−Ｃ' 線に沿った断
面図を図３に示す。図３に示されるように、エッチング
後、第一多結晶シリコン膜の側壁にストリンガーと呼ば
れる第二多結晶シリコン膜１３のエッチング残りが発生
する。このエッチング残りが発生しないようにするため
に前述のようにやや等方的にエッチングしていた。
面図である。又、この時の図６のＣ−Ｃ' 線に沿った断
面図を図３に示す。図３に示されるように、エッチング
後、第一多結晶シリコン膜の側壁にストリンガーと呼ば
れる第二多結晶シリコン膜１３のエッチング残りが発生
する。このエッチング残りが発生しないようにするため
に前述のようにやや等方的にエッチングしていた。
【０００７】次に図２（ｇ）に示すように、該多結晶シ
リコン間絶縁膜、該第一多結晶シリコン膜を順次、該第
二多結晶シリコン膜に対し自己整合的にエッチング除去
する。続いて図２（ｈ）に示すようにソース・ドレイン
となる第一導電型拡散層１４をイオン注入にて形成す
る。以上のような方法で従来は２層多結晶シリコン膜構
造の半導体記憶装置を製造していた。
リコン間絶縁膜、該第一多結晶シリコン膜を順次、該第
二多結晶シリコン膜に対し自己整合的にエッチング除去
する。続いて図２（ｈ）に示すようにソース・ドレイン
となる第一導電型拡散層１４をイオン注入にて形成す
る。以上のような方法で従来は２層多結晶シリコン膜構
造の半導体記憶装置を製造していた。
【０００８】
【発明が解決しようとする課題】上記のような方法にお
いて、第二多結晶シリコン膜をエッチング除去する際
に、図３に示されるような第一多結晶シリコン膜の側壁
のエッチング残り（ストリンガーと呼ばれる）を除去又
は少なくするためにやや等方的なエッチングを用いてい
る。このことにより、この第二多結晶シリコン膜のスト
リンガーは次に行うセルフアラインエッチングという、
第二多結晶シリコン膜に対し自己整合的に第一多結晶シ
リコン膜をエッチング除去する工程で完全に取り除くこ
とができる。しかし、次の多結晶シリコン膜間絶縁膜を
エッチングする工程において、図４に示すようにストリ
ンガーを形成する第二多結晶シリコン膜１３と第一多結
晶シリコン膜１１間の絶縁膜１２は取り除くことができ
ず、垂直に絶縁膜が残存してしまう。
いて、第二多結晶シリコン膜をエッチング除去する際
に、図３に示されるような第一多結晶シリコン膜の側壁
のエッチング残り（ストリンガーと呼ばれる）を除去又
は少なくするためにやや等方的なエッチングを用いてい
る。このことにより、この第二多結晶シリコン膜のスト
リンガーは次に行うセルフアラインエッチングという、
第二多結晶シリコン膜に対し自己整合的に第一多結晶シ
リコン膜をエッチング除去する工程で完全に取り除くこ
とができる。しかし、次の多結晶シリコン膜間絶縁膜を
エッチングする工程において、図４に示すようにストリ
ンガーを形成する第二多結晶シリコン膜１３と第一多結
晶シリコン膜１１間の絶縁膜１２は取り除くことができ
ず、垂直に絶縁膜が残存してしまう。
【０００９】従って、セルフアラインエッチング時にこ
の絶縁膜に沿って第一多結晶シリコン膜１１が図５に示
すように、ここでも又ストリンガーとして残り易く、結
局２つのメモリセル間でショートを生じる。一方、前述
のように第二多結晶シリコン膜のエッチング時にストリ
ンガーの発生を防ぐために、第二多結晶シリコン膜を等
方的エッチングをすると線幅は細くなる傾向になり線幅
制御性が悪化してしまう。
の絶縁膜に沿って第一多結晶シリコン膜１１が図５に示
すように、ここでも又ストリンガーとして残り易く、結
局２つのメモリセル間でショートを生じる。一方、前述
のように第二多結晶シリコン膜のエッチング時にストリ
ンガーの発生を防ぐために、第二多結晶シリコン膜を等
方的エッチングをすると線幅は細くなる傾向になり線幅
制御性が悪化してしまう。
【００１０】
【課題を解決するための手段】本発明は上記課題を解決
しようとするものであり、第一多結晶シリコン膜を等方
的にエッチングすることにより第一多結晶シリコン膜の
側壁をテーパ状に加工する。
しようとするものであり、第一多結晶シリコン膜を等方
的にエッチングすることにより第一多結晶シリコン膜の
側壁をテーパ状に加工する。
【００１１】
【作用】上記のようにすれば、第二多結晶シリコン膜の
エッチングを異方的にエッチングしても、ストリンガー
は形成されることはない。
エッチングを異方的にエッチングしても、ストリンガー
は形成されることはない。
【００１２】
【実施例】次に、本発明の実施例を図面を参照して説明
する。まず図１（ａ）に示すように、半導体基板上にフ
ィールド酸化膜２、ゲート酸化膜３を順次形成する。次
に図１（ｂ）に示すように、第一多結晶シリコン４を形
成し、第一導電型不純物、例えばリンを１×１０19１／
ｃｍ2 程度ドーピングする。続いて図１（ｃ）に示すよ
うに、該第一多結晶シリコン膜を等方的にエッチング除
去する。このエッチングにはＣＦ4 やＳＦ6 等のフッ素
系のガスを用いたドライエッチングにて行う。
する。まず図１（ａ）に示すように、半導体基板上にフ
ィールド酸化膜２、ゲート酸化膜３を順次形成する。次
に図１（ｂ）に示すように、第一多結晶シリコン４を形
成し、第一導電型不純物、例えばリンを１×１０19１／
ｃｍ2 程度ドーピングする。続いて図１（ｃ）に示すよ
うに、該第一多結晶シリコン膜を等方的にエッチング除
去する。このエッチングにはＣＦ4 やＳＦ6 等のフッ素
系のガスを用いたドライエッチングにて行う。
【００１３】次に図１（ｄ）に示すように、該第一多結
晶シリコン膜を酸化し、多結晶シリコン膜間絶縁膜５を
形成した後、図１（ｅ）に示すように、第二多結晶シリ
コン膜６を形成し、第一導電型不純物、例えばリンをド
ーピングする。続いて図１（ｆ）に示すように、該第二
多結晶シリコン膜、該多結晶シリコン膜間絶縁膜および
該第一多結晶シリコン膜を順次、レジスト１５のパター
ンに合わせて自己整合的にエッチング除去する（図１
（ｆ）は図６のＢ−Ｂ' 線に沿った断面図である。）こ
の時、第二および第一多結晶シリコン膜のエッチングは
完全異方性のエッチングにて行う。この後、ソース・ド
レインとなる第一導電型拡散層７を例えばＡｓのイオン
注入にて形成する。
晶シリコン膜を酸化し、多結晶シリコン膜間絶縁膜５を
形成した後、図１（ｅ）に示すように、第二多結晶シリ
コン膜６を形成し、第一導電型不純物、例えばリンをド
ーピングする。続いて図１（ｆ）に示すように、該第二
多結晶シリコン膜、該多結晶シリコン膜間絶縁膜および
該第一多結晶シリコン膜を順次、レジスト１５のパター
ンに合わせて自己整合的にエッチング除去する（図１
（ｆ）は図６のＢ−Ｂ' 線に沿った断面図である。）こ
の時、第二および第一多結晶シリコン膜のエッチングは
完全異方性のエッチングにて行う。この後、ソース・ド
レインとなる第一導電型拡散層７を例えばＡｓのイオン
注入にて形成する。
【００１４】
【発明の効果】以上のように、本発明を用いれば第一多
結晶シリコン膜の側壁がテーパ状になっているので、第
二多結晶シリコン膜のエッチング時に異方性のエッチン
グを施しても、そのエッチング残りが生じにくくなる。
また異方性エッチングを行えるので線幅制御性も向上す
る。
結晶シリコン膜の側壁がテーパ状になっているので、第
二多結晶シリコン膜のエッチング時に異方性のエッチン
グを施しても、そのエッチング残りが生じにくくなる。
また異方性エッチングを行えるので線幅制御性も向上す
る。
【図１】本発明の半導体記憶装置の製造方法の工程順断
面図である。
面図である。
【図２】従来の半導体記憶装置の製造方法の工程順断面
図である。
図である。
【図３】図６のＣ−Ｃ’線に沿った断面図である。
【図４】図６のＣ−Ｃ’線に沿った断面図である。
【図５】図６のＣ−Ｃ’線に沿った断面図である。
【図６】従来の半導体記憶装置の平面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ 第一多結晶シリコン膜 ５ 多結晶シリコン膜間絶縁膜 ６ 第二多結晶シリコン膜 ７ 第一導電型拡散層
Claims (1)
- 【請求項１】 半導体基板上に、フィールド酸化膜を形
成した後ゲート酸化膜を形成する工程と、第一多結晶シ
リコン膜を形成する工程と、該第一多結晶シリコン膜を
等方的にエッチング除去する工程と、該第一多結晶シリ
コン膜上に絶縁膜を形成する工程と、第二多結晶シリコ
ン膜を形成する工程と、該第二多結晶シリコン膜、該絶
縁膜および該第一多結晶シリコン膜を順次、自己整合的
にエッチング除去することを特徴とする半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345648A JPH05183127A (ja) | 1991-12-26 | 1991-12-26 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345648A JPH05183127A (ja) | 1991-12-26 | 1991-12-26 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183127A true JPH05183127A (ja) | 1993-07-23 |
Family
ID=18378022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3345648A Pending JPH05183127A (ja) | 1991-12-26 | 1991-12-26 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183127A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656533A (en) * | 1996-01-17 | 1997-08-12 | National Semiconductor Corporation | Method of preventing polysilicon stringers during formation of a stacked double polysilicon structure by using dielectric sidewall spacers |
| WO2008114412A1 (ja) * | 2007-03-20 | 2008-09-25 | Fujitsu Microelectronics Limited | 半導体装置とその製造方法 |
-
1991
- 1991-12-26 JP JP3345648A patent/JPH05183127A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656533A (en) * | 1996-01-17 | 1997-08-12 | National Semiconductor Corporation | Method of preventing polysilicon stringers during formation of a stacked double polysilicon structure by using dielectric sidewall spacers |
| WO2008114412A1 (ja) * | 2007-03-20 | 2008-09-25 | Fujitsu Microelectronics Limited | 半導体装置とその製造方法 |
| US8076710B2 (en) | 2007-03-20 | 2011-12-13 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| JP5088364B2 (ja) * | 2007-03-20 | 2012-12-05 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
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