JPH05326497A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05326497A JPH05326497A JP4125046A JP12504692A JPH05326497A JP H05326497 A JPH05326497 A JP H05326497A JP 4125046 A JP4125046 A JP 4125046A JP 12504692 A JP12504692 A JP 12504692A JP H05326497 A JPH05326497 A JP H05326497A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 バーズビークを阻止し、素子間のリーク電流
が少ないフィールド酸化膜を形成することを目的とする
ものである。 【構成】 厚いシリコン酸化膜を以て素子分離領域を構
成した半導体装置を製造するに当たり、シリコン半導体
基体４１上に薄い多結晶シリコン膜４４を形成し、さら
にその上に所定のパターンを有する耐酸化性の窒化シリ
コン膜４５を形成した後、熱酸化を施してシリコン半導
体基体の表面に、素子分離領域として作用する厚いシリ
コン酸化膜４６を形成する。その後、耐酸化絶縁膜を除
去し、半導体膜を酸化して完全に除去する。
が少ないフィールド酸化膜を形成することを目的とする
ものである。 【構成】 厚いシリコン酸化膜を以て素子分離領域を構
成した半導体装置を製造するに当たり、シリコン半導体
基体４１上に薄い多結晶シリコン膜４４を形成し、さら
にその上に所定のパターンを有する耐酸化性の窒化シリ
コン膜４５を形成した後、熱酸化を施してシリコン半導
体基体の表面に、素子分離領域として作用する厚いシリ
コン酸化膜４６を形成する。その後、耐酸化絶縁膜を除
去し、半導体膜を酸化して完全に除去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にその素子分離領域の製造方法に関するものである。
特にその素子分離領域の製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路は容量の増大、機能の多
様化などの要求に応えるために益々大規模化する傾向に
あり、これに伴って素子の微細化はハーフミクロン、ク
ウォータミクロンと進み、したがって素子分離領域の微
細化も対応して進んでいる。
様化などの要求に応えるために益々大規模化する傾向に
あり、これに伴って素子の微細化はハーフミクロン、ク
ウォータミクロンと進み、したがって素子分離領域の微
細化も対応して進んでいる。
【０００３】ところで、素子分離に不可欠な技術として
素子間を誘電体で分離する技術があり、その１つとして
従来からLOCOS と呼ばれる選択酸化技術が採用されてき
た。
素子間を誘電体で分離する技術があり、その１つとして
従来からLOCOS と呼ばれる選択酸化技術が採用されてき
た。
【０００４】図１〜１２は従来の選択酸化技術を採用し
てＣ−ＭＯＳ ＦＥＴを製造する順次の工程を示す断面
図である。まず、Ｐ型シリコン基板１１上にシリコン酸
化膜１２を約１５００Åの厚さに形成し（図１）、次に
選択的にＮ型不純物のイオン注入を行った後、例えば１
１５０℃で１０時間程度の条件でドライブインを行って
Ｎ型ウェル１３を形成し、さらに窒化シリコンのパッド
酸化用のシリコン酸化膜１２ａを約３５０Åの厚さに形
成する（図２）。
てＣ−ＭＯＳ ＦＥＴを製造する順次の工程を示す断面
図である。まず、Ｐ型シリコン基板１１上にシリコン酸
化膜１２を約１５００Åの厚さに形成し（図１）、次に
選択的にＮ型不純物のイオン注入を行った後、例えば１
１５０℃で１０時間程度の条件でドライブインを行って
Ｎ型ウェル１３を形成し、さらに窒化シリコンのパッド
酸化用のシリコン酸化膜１２ａを約３５０Åの厚さに形
成する（図２）。
【０００５】次に、厚さ１５００Åの窒化膜を一様に堆
積形成した後、選択的にパターニングして耐酸化膜１４
を形成し、さらにＮ型ＦＥＴのチャネル反転防止用のＰ
型不純物イオンを打ち込む（図３）。その後、例えば１
０００℃の温度で熱酸化処理を行って厚さ６０００Å程
度のフィールド酸化膜１２ｂを選択的に形成し、さらに
シリコン酸化膜１２ａをエッチング除去し、新たにゲー
ト酸化膜１２ｃを約２００Åの厚さに形成する（図
４）。フィールド酸化膜１２ｂの形成中にチャネル反転
防止領域１５も形成される。
積形成した後、選択的にパターニングして耐酸化膜１４
を形成し、さらにＮ型ＦＥＴのチャネル反転防止用のＰ
型不純物イオンを打ち込む（図３）。その後、例えば１
０００℃の温度で熱酸化処理を行って厚さ６０００Å程
度のフィールド酸化膜１２ｂを選択的に形成し、さらに
シリコン酸化膜１２ａをエッチング除去し、新たにゲー
ト酸化膜１２ｃを約２００Åの厚さに形成する（図
４）。フィールド酸化膜１２ｂの形成中にチャネル反転
防止領域１５も形成される。
【０００６】次に、多結晶シリコン膜を約４０００Åの
厚さに堆積し、９００℃のPoCl3 によりＮ型不純物を多
量にドーピングした後、選択的にパターニングしてゲー
ト電極１６を形成する（図５）。次に、Ｐ型ＦＥＴを形
成すべきＮ型ウェル１３の上方をレジスト１７で被覆し
て、Ｎ型ＦＥＴを形成すべき領域にＮ型の不純物をイオ
ン注入する（図６）。
厚さに堆積し、９００℃のPoCl3 によりＮ型不純物を多
量にドーピングした後、選択的にパターニングしてゲー
ト電極１６を形成する（図５）。次に、Ｐ型ＦＥＴを形
成すべきＮ型ウェル１３の上方をレジスト１７で被覆し
て、Ｎ型ＦＥＴを形成すべき領域にＮ型の不純物をイオ
ン注入する（図６）。
【０００７】その後、レジスト１７を除去し、シリコン
酸化膜をＣＤＶ法により約２０００Åの厚さに堆積し、
異方性エッチングを施して多結晶シリコンより成るゲー
ト電極１６の側面にサイドウォール１８を形成する（図
７）。なお、この工程までにＮ型ＦＥＴのＮ型ソースお
よびドレインの一部を構成する低不純物濃度領域１９お
よび２０が形成されている。
酸化膜をＣＤＶ法により約２０００Åの厚さに堆積し、
異方性エッチングを施して多結晶シリコンより成るゲー
ト電極１６の側面にサイドウォール１８を形成する（図
７）。なお、この工程までにＮ型ＦＥＴのＮ型ソースお
よびドレインの一部を構成する低不純物濃度領域１９お
よび２０が形成されている。
【０００８】次に、Ｎ型ＦＥＴを構成する領域をレジス
ト２１で覆った後、Ｐ型ＦＥＴのソースおよびドレイン
を構成するためにＰ型不純物を高濃度でイオン注入する
（図８）。
ト２１で覆った後、Ｐ型ＦＥＴのソースおよびドレイン
を構成するためにＰ型不純物を高濃度でイオン注入する
（図８）。
【０００９】その後、レジスト２１を除去し、Ｐ型ＦＥ
Ｔの領域をレジストで覆い、Ｎ型ＦＥＴのソースおよび
ドレインを構成する高不純物濃度領域を形成するために
Ｎ型イオンを高濃度でイオン注入する。これらのＰ型お
よびＮ型のイオンをドライブインしてＮ型ＦＥＴの高濃
度領域２２および２３を形成するとともにＰ型ＦＥＴの
ソースおよびドレイン２４および２５を形成した後、CV
D-SiO2とBPSGより成るパッシベーション膜２６を堆積形
成し、窒素雰囲気中で900 ℃の温度でリフローさせる
（図９）。
Ｔの領域をレジストで覆い、Ｎ型ＦＥＴのソースおよび
ドレインを構成する高不純物濃度領域を形成するために
Ｎ型イオンを高濃度でイオン注入する。これらのＰ型お
よびＮ型のイオンをドライブインしてＮ型ＦＥＴの高濃
度領域２２および２３を形成するとともにＰ型ＦＥＴの
ソースおよびドレイン２４および２５を形成した後、CV
D-SiO2とBPSGより成るパッシベーション膜２６を堆積形
成し、窒素雰囲気中で900 ℃の温度でリフローさせる
（図９）。
【００１０】次に、パッシベーション膜２６にコンタク
トホール２７を形成し（図１０）、さらに厚さ約1.0 μ
m の金属膜を堆積した後、パターニングして配線２８を
形成する（図１１）。最後に、パッシベーション用にプ
ラズマ窒化膜２９を約1.0 μm の厚さに形成した後、合
金処理を施してＣ−ＭＯＳ ＦＥＴを完成する（図１
２）。
トホール２７を形成し（図１０）、さらに厚さ約1.0 μ
m の金属膜を堆積した後、パターニングして配線２８を
形成する（図１１）。最後に、パッシベーション用にプ
ラズマ窒化膜２９を約1.0 μm の厚さに形成した後、合
金処理を施してＣ−ＭＯＳ ＦＥＴを完成する（図１
２）。
【００１１】
【発明が解決しようとする課題】上述したように、最近
のトランジスタにおいては高性能を追求するため、素子
の微細化、高集積化が図られ、同時に拡散深さも0.1 〜
0.2 μm と浅くなる傾向が年々深まって来ている。ま
た、スイッチングスピードを左右するゲート巾も0.5 μ
m 、0.3 μm と年々狭くなる傾向にあり、同時に１個の
トランジスタのサイズも年々小さくなる傾向にある。
のトランジスタにおいては高性能を追求するため、素子
の微細化、高集積化が図られ、同時に拡散深さも0.1 〜
0.2 μm と浅くなる傾向が年々深まって来ている。ま
た、スイッチングスピードを左右するゲート巾も0.5 μ
m 、0.3 μm と年々狭くなる傾向にあり、同時に１個の
トランジスタのサイズも年々小さくなる傾向にある。
【００１２】このような微細化を妨げる要因の１つに、
素子分離のための選択酸化法を採用する際に発生するバ
ーズビークの問題がある。このバーズビークはシリコン
基板とシリコン窒化膜との間に結晶欠陥が発生しないよ
うに設けられているバッファ用のシリコン酸化膜への酸
素の横方向拡散による侵入によって生ずるものであり、
例えばバッファ用シリコン酸化膜の膜厚、酸化温度など
によって決定されるものである。この酸素の侵入経路を
小さくしてバーズビークの発生を軽減する技術が、例え
ば１９８７年６月発行の「JOURNAL OF THE ELECTROCHEM
ICAL SOCIETY」の1475〜1479頁に「Laterally Sealed L
OCOS Isolation」として記載されている。
素子分離のための選択酸化法を採用する際に発生するバ
ーズビークの問題がある。このバーズビークはシリコン
基板とシリコン窒化膜との間に結晶欠陥が発生しないよ
うに設けられているバッファ用のシリコン酸化膜への酸
素の横方向拡散による侵入によって生ずるものであり、
例えばバッファ用シリコン酸化膜の膜厚、酸化温度など
によって決定されるものである。この酸素の侵入経路を
小さくしてバーズビークの発生を軽減する技術が、例え
ば１９８７年６月発行の「JOURNAL OF THE ELECTROCHEM
ICAL SOCIETY」の1475〜1479頁に「Laterally Sealed L
OCOS Isolation」として記載されている。
【００１３】図１３〜１５は、上述した文献に記載され
ている選択酸化方法の順次の工程を示す断面図である。
先ず、シリコン基板３１上にバッファ用のシリコン酸化
膜３２を形成し、その上に耐酸化用の窒化シリコン膜３
３を形成し、さらにその上にシリコン酸化膜３４を形成
した後、パターニングし、さらに全体の表面に窒化シリ
コン膜３５を形成する（図１３）。
ている選択酸化方法の順次の工程を示す断面図である。
先ず、シリコン基板３１上にバッファ用のシリコン酸化
膜３２を形成し、その上に耐酸化用の窒化シリコン膜３
３を形成し、さらにその上にシリコン酸化膜３４を形成
した後、パターニングし、さらに全体の表面に窒化シリ
コン膜３５を形成する（図１３）。
【００１４】続いて異方性エッチングを施してSiO2-Si3
N4-SiO2 の積層パターンの側面に窒化シリコン膜より成
るサイドウォールを構成するスペーサ３６を形成した
後、このスペーサによって囲まれる領域内部のシリコン
酸化膜３４をエッチングにより選択的に除去する（図１
４）。
N4-SiO2 の積層パターンの側面に窒化シリコン膜より成
るサイドウォールを構成するスペーサ３６を形成した
後、このスペーサによって囲まれる領域内部のシリコン
酸化膜３４をエッチングにより選択的に除去する（図１
４）。
【００１５】次に、選択酸化を施して素子分離領域３７
を形成する（図１５）が、窒化シリコン膜より成るスペ
ーサ３６とバルクのシリコン基板３１とは直接接触して
いるため、フィールド酸化する際に酸素の侵入経路はき
わめて小さくなり、したがってバーズビークの発生を軽
減することができる。このように構造的な工夫でバーズ
ビークの発生を小さくしている。
を形成する（図１５）が、窒化シリコン膜より成るスペ
ーサ３６とバルクのシリコン基板３１とは直接接触して
いるため、フィールド酸化する際に酸素の侵入経路はき
わめて小さくなり、したがってバーズビークの発生を軽
減することができる。このように構造的な工夫でバーズ
ビークの発生を小さくしている。
【００１６】上述したように、従来のバーズビーク発生
抑止方法では、酸素の侵入経路を小さくするように窒化
シリコン膜より成るスペーサ３６をバルクのシリコン基
板３１と直接コンタクトさせる必要があるが、これらの
膨張率の相違によってストレスが発生し、選択酸化後に
シリコン基板内に結晶欠陥が発生し、その結果素子間の
リーク電流が増大する欠点がある。特に、Ｓ−ＲＡＭに
代表されるメモリ素子のスタンバイリーク電流の増大に
繋がることがしばしばあった。
抑止方法では、酸素の侵入経路を小さくするように窒化
シリコン膜より成るスペーサ３６をバルクのシリコン基
板３１と直接コンタクトさせる必要があるが、これらの
膨張率の相違によってストレスが発生し、選択酸化後に
シリコン基板内に結晶欠陥が発生し、その結果素子間の
リーク電流が増大する欠点がある。特に、Ｓ−ＲＡＭに
代表されるメモリ素子のスタンバイリーク電流の増大に
繋がることがしばしばあった。
【００１７】すなわち、上記文献に記載されている選択
酸化法においては、選択酸化する際の酸素の横方向への
侵入経路を構造的な工夫で改善することによってバーズ
ビークの発生を小さくするために、図１３からも明らか
なようにSiO2-Si3N4-SiO2 の積層膜を、パターニングし
てバルクのシリコン基板３１の表面を露出させ、その上
に直接窒化シリコン膜３５を堆積し、さらに図１４に示
すようにリアクティブイオンエッチングによってサイド
ウォールとして作用するスペーサ３６を形成している。
酸化法においては、選択酸化する際の酸素の横方向への
侵入経路を構造的な工夫で改善することによってバーズ
ビークの発生を小さくするために、図１３からも明らか
なようにSiO2-Si3N4-SiO2 の積層膜を、パターニングし
てバルクのシリコン基板３１の表面を露出させ、その上
に直接窒化シリコン膜３５を堆積し、さらに図１４に示
すようにリアクティブイオンエッチングによってサイド
ウォールとして作用するスペーサ３６を形成している。
【００１８】この窒化シリコン膜より成るスペーサ３６
はSiO2-Si3N4-SiO2 の積層膜パターンの側面に位置し、
選択酸化の際に最もストレスが加わり易く、しかもバル
クのシリコン基板３１と直接接触してしている。この場
合、窒化シリコン膜より成るスペーサ３６と直接接触し
ているバルクのシリコン基板の表面に、積層膜のリアク
ティブイオンエッチングのダメージがほんの少しでも残
っていると、その上にストレスの大きな窒化シリコン膜
３５が堆積し、さらに選択酸化により形成される厚いシ
リコン酸化膜３７の形成時に発生するOSF(Oxidation-in
duced StackingFault) などの欠陥が発生し易い状態を
作っている。
はSiO2-Si3N4-SiO2 の積層膜パターンの側面に位置し、
選択酸化の際に最もストレスが加わり易く、しかもバル
クのシリコン基板３１と直接接触してしている。この場
合、窒化シリコン膜より成るスペーサ３６と直接接触し
ているバルクのシリコン基板の表面に、積層膜のリアク
ティブイオンエッチングのダメージがほんの少しでも残
っていると、その上にストレスの大きな窒化シリコン膜
３５が堆積し、さらに選択酸化により形成される厚いシ
リコン酸化膜３７の形成時に発生するOSF(Oxidation-in
duced StackingFault) などの欠陥が発生し易い状態を
作っている。
【００１９】窒化シリコン膜より成るスペーサ３６を形
成する前に、リアクティブイオンエッチングの際に発生
するエッチングダメージを除去する工程を加えることは
できるが、多くの製品を量産する際、時によっては窒化
シリコン膜３５を形成する前にエッチングダメージが残
り、このエッチングダメージが残った表面に直接接触す
るようにストレスの大きな窒化シリコン膜より成るスペ
ーサ３６を形成するため、上記ダメージは選択酸化処理
で深く増大し、素子間リーク電流を大きくする欠点があ
る。
成する前に、リアクティブイオンエッチングの際に発生
するエッチングダメージを除去する工程を加えることは
できるが、多くの製品を量産する際、時によっては窒化
シリコン膜３５を形成する前にエッチングダメージが残
り、このエッチングダメージが残った表面に直接接触す
るようにストレスの大きな窒化シリコン膜より成るスペ
ーサ３６を形成するため、上記ダメージは選択酸化処理
で深く増大し、素子間リーク電流を大きくする欠点があ
る。
【００２０】本発明の目的は、上述した従来の欠点を除
去し、バーズビークの発生を有効に除去するとともにス
トレスによる素子間リーク電流の増大をも抑止すること
ができ、特に量産に適した半導体装置の製造方法を提供
しようとするものである。
去し、バーズビークの発生を有効に除去するとともにス
トレスによる素子間リーク電流の増大をも抑止すること
ができ、特に量産に適した半導体装置の製造方法を提供
しようとするものである。
【００２１】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基体上に薄い半導体膜を形成する
工程と、この半導体膜の上に耐酸化絶縁膜を形成する工
程と、この耐酸化絶縁膜を選択的にパターニングする工
程と、熱酸化を施して前記半導体基体表面に、素子分離
領域として作用する厚いシリコン酸化膜を形成する工程
と、前記耐酸化絶縁膜を選択的に除去する工程と、熱酸
化を施して前記薄い半導体膜を酸化し、半導体基体から
除去する工程とを具えることを特徴とするものである。
の製造方法は、半導体基体上に薄い半導体膜を形成する
工程と、この半導体膜の上に耐酸化絶縁膜を形成する工
程と、この耐酸化絶縁膜を選択的にパターニングする工
程と、熱酸化を施して前記半導体基体表面に、素子分離
領域として作用する厚いシリコン酸化膜を形成する工程
と、前記耐酸化絶縁膜を選択的に除去する工程と、熱酸
化を施して前記薄い半導体膜を酸化し、半導体基体から
除去する工程とを具えることを特徴とするものである。
【００２２】
【作用】このような本発明による半導体装置の製造方法
においては、半導体基体と耐酸化絶縁膜との間に多結晶
シリコンや非晶質シリコンより成る薄い半導体膜を介在
させているため構造的に酸素の横方向の侵入を防ぐこと
ができ、したがってバーズビークの発生を有効に回避す
ることができる。
においては、半導体基体と耐酸化絶縁膜との間に多結晶
シリコンや非晶質シリコンより成る薄い半導体膜を介在
させているため構造的に酸素の横方向の侵入を防ぐこと
ができ、したがってバーズビークの発生を有効に回避す
ることができる。
【００２３】また、半導体基体と耐酸化絶縁膜との間の
半導体膜は熱酸化工程中バッファとしての役目をするた
め、半導体基体内に結晶欠陥が発生するようなことはな
く、したがって素子間のリーク電流が増大するようなこ
とはない。すなわち、本発明においては、半導体基体の
表面にエッチングダメージを存在させたり、バッファ酸
化膜によるバーズビークを増大させたりすることを防ぐ
ために、半導体膜を介して直接耐酸化絶縁膜を形成する
ため、エッチング時のダメージが半導体基体中に増幅さ
れることがなく、半導体膜で止まるので、素子間のリー
ク電流が増大するようなことはない。もちろん熱酸化処
理中の酸素の横方向拡散は半導体膜と耐酸化絶縁膜とに
よって阻止されるのでバーズビークの発生を有効に阻止
することもできる。しかも、素子分離用の厚い酸化膜を
形成した後、耐酸化絶縁膜真下の半導体膜は熱酸化工程
によって完全に除去できるため、その後に形成するゲー
ト酸化膜を優れた膜質のものとすることができる。
半導体膜は熱酸化工程中バッファとしての役目をするた
め、半導体基体内に結晶欠陥が発生するようなことはな
く、したがって素子間のリーク電流が増大するようなこ
とはない。すなわち、本発明においては、半導体基体の
表面にエッチングダメージを存在させたり、バッファ酸
化膜によるバーズビークを増大させたりすることを防ぐ
ために、半導体膜を介して直接耐酸化絶縁膜を形成する
ため、エッチング時のダメージが半導体基体中に増幅さ
れることがなく、半導体膜で止まるので、素子間のリー
ク電流が増大するようなことはない。もちろん熱酸化処
理中の酸素の横方向拡散は半導体膜と耐酸化絶縁膜とに
よって阻止されるのでバーズビークの発生を有効に阻止
することもできる。しかも、素子分離用の厚い酸化膜を
形成した後、耐酸化絶縁膜真下の半導体膜は熱酸化工程
によって完全に除去できるため、その後に形成するゲー
ト酸化膜を優れた膜質のものとすることができる。
【００２４】
【実施例】図１６〜２９は本発明による半導体装置の製
造方法の一実施例の順次の工程における半導体装置の構
造を示す断面図である。本例ではＣ−ＭＯＳ ＦＥＴを
製造するものであるが、本発明はこのようなトランジス
タにのみ限定されるものではない。
造方法の一実施例の順次の工程における半導体装置の構
造を示す断面図である。本例ではＣ−ＭＯＳ ＦＥＴを
製造するものであるが、本発明はこのようなトランジス
タにのみ限定されるものではない。
【００２５】まず、図１６に示すようにＰ型のシリコン
基板４１の表面に約１０００Åの厚さにシリコン酸化膜
４２を一様に形成する。その後、図１７に示すようにＮ
型不純物を選択的に注入してＮ型ウェル４３を形成し、
さらに表面のシリコン酸化膜４２を除去した後、新たに
厚さ２００〜５００Å程度の多結晶シリコン膜４４を形
成する。
基板４１の表面に約１０００Åの厚さにシリコン酸化膜
４２を一様に形成する。その後、図１７に示すようにＮ
型不純物を選択的に注入してＮ型ウェル４３を形成し、
さらに表面のシリコン酸化膜４２を除去した後、新たに
厚さ２００〜５００Å程度の多結晶シリコン膜４４を形
成する。
【００２６】次に、耐酸化絶縁膜として作用する窒化シ
リコン膜(Si3N4) ４５を約１０００Åの厚さに形成し、
これを選択的にパターニングし、さらにＮ─チャネルト
ランジスタ領域のフィールド反転防止用としてP - イオ
ンを注入した状態を図１８に示す。この窒化シリコン膜
４５のパターニングを行う際には、リアクティブイオン
エッチングを施し、レジストパターンも同時に除去す
る。このリアクティブイオンエッチングの際には２００
〜５００Åの多結晶シリコン膜４４が存在しているので
その下側のシリコン基板４１の表面にエッチングダメー
ジが残るようなことはない。
リコン膜(Si3N4) ４５を約１０００Åの厚さに形成し、
これを選択的にパターニングし、さらにＮ─チャネルト
ランジスタ領域のフィールド反転防止用としてP - イオ
ンを注入した状態を図１８に示す。この窒化シリコン膜
４５のパターニングを行う際には、リアクティブイオン
エッチングを施し、レジストパターンも同時に除去す
る。このリアクティブイオンエッチングの際には２００
〜５００Åの多結晶シリコン膜４４が存在しているので
その下側のシリコン基板４１の表面にエッチングダメー
ジが残るようなことはない。
【００２７】なお、上記多結晶シリコン膜４４の膜厚は
２００〜５００Åに限定されるものではなく、厚くする
程欠陥が少なくなる。また、窒化シリコン膜４５の膜厚
も１０００Åに限定されるものではなく、薄い程ストレ
スが少なくなる。これらの膜の膜厚は、バーズビークの
大きさや、多結晶シリコンを酸化させた後ＨＦなどを用
いてウエットエッチングするのに適した値に設定するの
が良い。
２００〜５００Åに限定されるものではなく、厚くする
程欠陥が少なくなる。また、窒化シリコン膜４５の膜厚
も１０００Åに限定されるものではなく、薄い程ストレ
スが少なくなる。これらの膜の膜厚は、バーズビークの
大きさや、多結晶シリコンを酸化させた後ＨＦなどを用
いてウエットエッチングするのに適した値に設定するの
が良い。
【００２８】次に、熱酸化処理を施して、厚さ約６００
０Åの素子分離領域として作用するフィールド酸化膜４
６を形成した状態を図１９に示す。この厚いフィールド
酸化膜４６を形成する過程においてＰ型不純物はシリコ
ン基板４１内にドライブインされ、Ｐ型のチャネル反転
防止領域４７が形成される。
０Åの素子分離領域として作用するフィールド酸化膜４
６を形成した状態を図１９に示す。この厚いフィールド
酸化膜４６を形成する過程においてＰ型不純物はシリコ
ン基板４１内にドライブインされ、Ｐ型のチャネル反転
防止領域４７が形成される。
【００２９】その後、例えば１７０℃の熱燐酸にて、窒
化シリコン膜４６を選択的に除去した状態を図２０に示
す。次に全体を熱酸化処理し、多結晶シリコン膜４４を
完全に酸化して厚さ５００〜１０００Åのシリコン酸化
膜４８を形成した後、ＨＦ（１０：１）によってエッチ
バックを行い、素子分離用の厚いシリコン酸化膜より成
るフィールド酸化膜４６以外には表面がクリーンな半導
体基板４１を露出させた状態を図２１に示す。このよう
にして、多結晶シリコン膜４４を完全に除去することが
できる。このようにして形成された素子分離領域である
フィールド酸化膜４６はバーズビークが少なく、エッチ
ングダメージが残らず、したがって素子間のリーク電流
も小さなものとなる。
化シリコン膜４６を選択的に除去した状態を図２０に示
す。次に全体を熱酸化処理し、多結晶シリコン膜４４を
完全に酸化して厚さ５００〜１０００Åのシリコン酸化
膜４８を形成した後、ＨＦ（１０：１）によってエッチ
バックを行い、素子分離用の厚いシリコン酸化膜より成
るフィールド酸化膜４６以外には表面がクリーンな半導
体基板４１を露出させた状態を図２１に示す。このよう
にして、多結晶シリコン膜４４を完全に除去することが
できる。このようにして形成された素子分離領域である
フィールド酸化膜４６はバーズビークが少なく、エッチ
ングダメージが残らず、したがって素子間のリーク電流
も小さなものとなる。
【００３０】以後の工程は従来の方法と同様であるが、
簡単に説明する。図２２に示すように、シリコンシリコ
ン基板４１の表面に新たに約２００Åの厚さのゲート酸
化膜５１を形成し、その上に多結晶シリコン膜を約４０
００Åの厚さに堆積し、９００℃のPoCl3 によりＮ型不
純物を多量にドーピングした後、選択的にパターニング
してゲート電極５２を形成する。
簡単に説明する。図２２に示すように、シリコンシリコ
ン基板４１の表面に新たに約２００Åの厚さのゲート酸
化膜５１を形成し、その上に多結晶シリコン膜を約４０
００Åの厚さに堆積し、９００℃のPoCl3 によりＮ型不
純物を多量にドーピングした後、選択的にパターニング
してゲート電極５２を形成する。
【００３１】次に、Ｐ型ＦＥＴを形成すべきＮ型ウェル
４３の上方をレジスト５３で被覆して、Ｎ型ＦＥＴを形
成すべき領域にＮ型の不純物をイオン注入し（図２
３）、その後、レジスト５３を除去し、シリコン酸化膜
５４をＣＤＶ法により約２０００Åの厚さに堆積し（図
２４）、異方性エッチングを施して多結晶シリコンより
成るゲート電極５２の側面にサイドウォール５５を形成
する（図２５）。なお、この工程までにＮ型ＦＥＴのＮ
型ソースおよびドレインの一部を構成する低不純物濃度
領域５６および５７が形成されている。次に、Ｎ型ＦＥ
Ｔを構成する領域をレジスト５８で覆った後、Ｐ型ＦＥ
Ｔのソースおよびドレインを構成するためにＰ型不純物
を高濃度でイオン注入する（図２５）。
４３の上方をレジスト５３で被覆して、Ｎ型ＦＥＴを形
成すべき領域にＮ型の不純物をイオン注入し（図２
３）、その後、レジスト５３を除去し、シリコン酸化膜
５４をＣＤＶ法により約２０００Åの厚さに堆積し（図
２４）、異方性エッチングを施して多結晶シリコンより
成るゲート電極５２の側面にサイドウォール５５を形成
する（図２５）。なお、この工程までにＮ型ＦＥＴのＮ
型ソースおよびドレインの一部を構成する低不純物濃度
領域５６および５７が形成されている。次に、Ｎ型ＦＥ
Ｔを構成する領域をレジスト５８で覆った後、Ｐ型ＦＥ
Ｔのソースおよびドレインを構成するためにＰ型不純物
を高濃度でイオン注入する（図２５）。
【００３２】その後、レジスト５８を除去し、Ｐ型ＦＥ
Ｔの領域をレジストで覆い、Ｎ型ＦＥＴのソースおよび
ドレインを構成する高不純物濃度領域を形成するために
Ｎ型イオンを高濃度でイオン注入する。これらのＰ型お
よびＮ型のイオンをドライブインしてＮ型ＦＥＴの高濃
度領域５９および６０を形成するとともにＰ型ＦＥＴの
ソースおよびドレイン６１および６２を形成した後、CV
D-SiO2とBPSGより成る絶縁膜６３を堆積形成し、窒素雰
囲気中で900 ℃の温度でリフローさせた状態を図２６に
示す。
Ｔの領域をレジストで覆い、Ｎ型ＦＥＴのソースおよび
ドレインを構成する高不純物濃度領域を形成するために
Ｎ型イオンを高濃度でイオン注入する。これらのＰ型お
よびＮ型のイオンをドライブインしてＮ型ＦＥＴの高濃
度領域５９および６０を形成するとともにＰ型ＦＥＴの
ソースおよびドレイン６１および６２を形成した後、CV
D-SiO2とBPSGより成る絶縁膜６３を堆積形成し、窒素雰
囲気中で900 ℃の温度でリフローさせた状態を図２６に
示す。
【００３３】次に、図２７に示すように絶縁膜６３にコ
ンタクトホール６４を形成し、さらに厚さ約1.0 μm の
金属膜を堆積した後、パターニングして配線６５を形成
した状態を図２８に示す。最後に、図２９に示すように
パッシベーション用にプラズマ窒化膜６６を約1.0 μm
の厚さに形成した後、合金処理を施してＣ−ＭＯＳＦＥ
Ｔを完成する。
ンタクトホール６４を形成し、さらに厚さ約1.0 μm の
金属膜を堆積した後、パターニングして配線６５を形成
した状態を図２８に示す。最後に、図２９に示すように
パッシベーション用にプラズマ窒化膜６６を約1.0 μm
の厚さに形成した後、合金処理を施してＣ−ＭＯＳＦＥ
Ｔを完成する。
【００３４】本発明は上述した実施例にのみ限定される
ものではなく、幾多の変更や変形が可能である。例えば
上述した実施例では、シリコン基板４１の表面に多結晶
シリコン膜を堆積形成したが、多結晶シリコン膜の代わ
りに非晶質シリコン膜を形成することもできる。
ものではなく、幾多の変更や変形が可能である。例えば
上述した実施例では、シリコン基板４１の表面に多結晶
シリコン膜を堆積形成したが、多結晶シリコン膜の代わ
りに非晶質シリコン膜を形成することもできる。
【００３５】また、上述した実施例においては、シリコ
ン基板の表面に２００〜５００Åの膜厚の多結晶シリコ
ン膜を直接堆積させるようにしたが、それ以前にシリコ
ン基板の表面に対して、例えばフッ酸処理のような前処
理を施すこともできる。しかし、例えばＲＣＡ洗浄のＳ
ＣＩのように過酸化水素水を用いて処理を施すときは３
０Å以下の薄いシリコン酸化膜が形成されたり、あるい
は自然酸化膜が形成されたりするが、このような状態で
は、フッ酸処理を行わず、そのまま多結晶シリコン膜を
堆積させてもバーズビークの発生が促進されるようなこ
とはなく、むしろシリコン窒化膜のＬＯＣＯＳプロセス
の際のストレスをより一層緩和する役割を果たすので、
極く薄いシリコン酸化膜をフッ酸処理によって積極的に
除去しなくても良い。
ン基板の表面に２００〜５００Åの膜厚の多結晶シリコ
ン膜を直接堆積させるようにしたが、それ以前にシリコ
ン基板の表面に対して、例えばフッ酸処理のような前処
理を施すこともできる。しかし、例えばＲＣＡ洗浄のＳ
ＣＩのように過酸化水素水を用いて処理を施すときは３
０Å以下の薄いシリコン酸化膜が形成されたり、あるい
は自然酸化膜が形成されたりするが、このような状態で
は、フッ酸処理を行わず、そのまま多結晶シリコン膜を
堆積させてもバーズビークの発生が促進されるようなこ
とはなく、むしろシリコン窒化膜のＬＯＣＯＳプロセス
の際のストレスをより一層緩和する役割を果たすので、
極く薄いシリコン酸化膜をフッ酸処理によって積極的に
除去しなくても良い。
【００３６】
【発明の効果】上述した本発明による半導体装置の製造
方法によれば、耐酸化絶縁膜として作用する窒化シリコ
ン膜をリアクティブイオンエッチングする際、多結晶シ
リコンや非晶質シリコンより成る半導体膜を残してエッ
チングするためシリコン基板内にエッチングダメージが
発生することがなく、しかも半導体膜は熱酸化した後ウ
エットエッチングによって除去されるので、リアクティ
ブイオンエチング処理中に発生するカーボンや重金属の
汚染がなく、したがって素子間のリーク電流を小さく抑
えることができる。
方法によれば、耐酸化絶縁膜として作用する窒化シリコ
ン膜をリアクティブイオンエッチングする際、多結晶シ
リコンや非晶質シリコンより成る半導体膜を残してエッ
チングするためシリコン基板内にエッチングダメージが
発生することがなく、しかも半導体膜は熱酸化した後ウ
エットエッチングによって除去されるので、リアクティ
ブイオンエチング処理中に発生するカーボンや重金属の
汚染がなく、したがって素子間のリーク電流を小さく抑
えることができる。
【００３７】さらに、窒化シリコンより成る耐酸化絶縁
膜と多結晶シリコン膜より成る半導体膜との間には、酸
化剤である酸素の侵入を可能とするシリコン酸化膜が存
在しない構造となっているため、素子分離領域を形成す
る際に横方向の酸化が進行し難い構造となっている。し
たがって、バーズビークの発生を構造的に阻止すること
ができる。また、その結果としてシリコン窒化膜を薄く
することができるので、ＬＯＣＯＳ処理の場合のストレ
スによる欠陥が発生しにくくなり、リーク電流の少ない
素子分離が可能となる。
膜と多結晶シリコン膜より成る半導体膜との間には、酸
化剤である酸素の侵入を可能とするシリコン酸化膜が存
在しない構造となっているため、素子分離領域を形成す
る際に横方向の酸化が進行し難い構造となっている。し
たがって、バーズビークの発生を構造的に阻止すること
ができる。また、その結果としてシリコン窒化膜を薄く
することができるので、ＬＯＣＯＳ処理の場合のストレ
スによる欠陥が発生しにくくなり、リーク電流の少ない
素子分離が可能となる。
【００３８】さらに、１９８７年６月発行の「Journal
of the Electrochemical Society」の１４７５〜１４７
９頁に記載されている従来技術では、例えば量産を行う
ときに、バルクのシリコンをリアクティブイオンエッチ
ングする際にエッチングダメージ層が十分良好に除去さ
れず、一部分残存していることが考えられる。従来の方
法では、このようにダメージが残っているシリコン基板
表面に窒化シリコンのスペーサを直接形成しているの
で、熱処理で発生する窒化シリコンのストレスによって
前記のエッチングダメージが増幅される傾向にあった
が、本発明においては、多結晶シリコン膜などの半導体
膜を介して窒化シリコンパターンをシリコン基板上に形
成しているため、エッチングダメージが半導体膜で防止
され、さらに窒化シリコンのストレスを半導体膜が受け
るようになり、バルク内のエッチングダメージの軽いも
のは消滅してしまうか、あるいは素子間リークを引き起
こす程大きなものとはならない。
of the Electrochemical Society」の１４７５〜１４７
９頁に記載されている従来技術では、例えば量産を行う
ときに、バルクのシリコンをリアクティブイオンエッチ
ングする際にエッチングダメージ層が十分良好に除去さ
れず、一部分残存していることが考えられる。従来の方
法では、このようにダメージが残っているシリコン基板
表面に窒化シリコンのスペーサを直接形成しているの
で、熱処理で発生する窒化シリコンのストレスによって
前記のエッチングダメージが増幅される傾向にあった
が、本発明においては、多結晶シリコン膜などの半導体
膜を介して窒化シリコンパターンをシリコン基板上に形
成しているため、エッチングダメージが半導体膜で防止
され、さらに窒化シリコンのストレスを半導体膜が受け
るようになり、バルク内のエッチングダメージの軽いも
のは消滅してしまうか、あるいは素子間リークを引き起
こす程大きなものとはならない。
【図面の簡単な説明】
【図１】従来の半導体装置の製造方法における工程を説
明する断面図である。
明する断面図である。
【図２】従来の半導体装置の製造方法における工程を説
明する断面図である。
明する断面図である。
【図３】従来の半導体装置の製造方法における工程を説
明する断面図である。
明する断面図である。
【図４】従来の半導体装置の製造方法における工程を説
明する断面図である。
明する断面図である。
【図５】従来の半導体装置の製造方法における工程を説
明する断面図である。
明する断面図である。
【図６】従来の半導体装置の製造方法における工程を説
明する断面図である。
明する断面図である。
【図７】従来の半導体装置の製造方法における工程を説
明する断面図である。
明する断面図である。
【図８】従来の半導体装置の製造方法における工程を説
明する断面図である。
明する断面図である。
【図９】従来の半導体装置の製造方法における工程を説
明する断面図である。
明する断面図である。
【図１０】従来の半導体装置の製造方法における工程を
説明する断面図である。
説明する断面図である。
【図１１】従来の半導体装置の製造方法における工程を
説明する断面図である。
説明する断面図である。
【図１２】従来の半導体装置の製造方法における工程を
説明する断面図である。
説明する断面図である。
【図１３】従来の半導体装置製造方法の他の例における
工程を説明する断面図である。
工程を説明する断面図である。
【図１４】従来の半導体装置製造方法の他の例における
工程を説明する断面図である。
工程を説明する断面図である。
【図１５】従来の半導体装置製造方法の他の例における
工程を説明する断面図である。
工程を説明する断面図である。
【図１６】本発明による半導体装置の製造方法の一例に
おける工程を説明する断面図である。
おける工程を説明する断面図である。
【図１７】同じくその次の工程を説明する断面図であ
る。
る。
【図１８】同じくその次の工程を説明する断面図であ
る。
る。
【図１９】同じくその次の工程を説明する断面図であ
る。
る。
【図２０】同じくその次の工程を説明する断面図であ
る。
る。
【図２１】同じくその次の工程を説明する断面図であ
る。
る。
【図２２】同じくその次の工程を説明する断面図であ
る。
る。
【図２３】同じくその次の工程を説明する断面図であ
る。
る。
【図２４】同じくその次の工程を説明する断面図であ
る。
る。
【図２５】同じくその次の工程を説明する断面図であ
る。
る。
【図２６】同じくその次の工程を説明する断面図であ
る。
る。
【図２７】同じくその次の工程を説明する断面図であ
る。
る。
【図２８】同じくその次の工程を説明する断面図であ
る。
る。
【図２９】同じくその次の工程を説明する断面図であ
る。
る。
４１ シリコン基板 ４２ シリコン酸化膜 ４３ Ｎ型ウェル ４４ 多結晶シリコン膜 ４５ 窒化シリコン膜 ４６ フィールド酸化膜 ４７ チャネル反転防止領域 ５１ ゲート酸化膜 ５２ ゲート電極 ５３ レジストマスク ５４ シリコン酸化膜 ５５ シリコン酸化膜より成るサイドウォール ５６ ソース低不純物濃度領域 ５７ ドレイン低不純物濃度領域 ５８ レジストマスク ５９ ソース高不純物濃度領域 ６０ ドレイン高不純物濃度領域 ６１ ソース領域 ６２ ドレイン領域 ６３ ＣＤＶ−ＳｉＯ2 ：ＢＰＳＧ膜 ６４ コンタクトホール ６５ 金属配線 ６６ パッシベーション膜 ７１ レジスト
Claims (3)
- 【請求項１】 半導体基体上に薄い半導体膜を形成する
工程と、 この半導体膜の上に耐酸化絶縁膜を形成する工程と、 この耐酸化絶縁膜を選択的にパターニングする工程と、 熱酸化を施して前記半導体基体表面に、素子分離領域と
して作用する厚いシリコン酸化膜を形成する工程と、 前記耐酸化絶縁膜を選択的に除去する工程と、 熱酸化を施して前記薄い半導体膜を酸化し、半導体基体
から除去する工程とを具えることを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記薄い半導体膜を、多結晶シリコンを
以て形成することを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】 前記薄い半導体膜を、非晶質シリコンを
以て形成することを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125046A JPH05326497A (ja) | 1992-05-18 | 1992-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125046A JPH05326497A (ja) | 1992-05-18 | 1992-05-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326497A true JPH05326497A (ja) | 1993-12-10 |
Family
ID=14900501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4125046A Pending JPH05326497A (ja) | 1992-05-18 | 1992-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326497A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372607B1 (en) * | 1999-06-30 | 2002-04-16 | Intel Corporation | Photodiode structure |
| KR100439106B1 (ko) * | 1997-12-27 | 2004-07-16 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| CN109920721A (zh) * | 2017-12-12 | 2019-06-21 | Asm Ip控股有限公司 | 用于制造半导体器件的方法 |
-
1992
- 1992-05-18 JP JP4125046A patent/JPH05326497A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439106B1 (ko) * | 1997-12-27 | 2004-07-16 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US6372607B1 (en) * | 1999-06-30 | 2002-04-16 | Intel Corporation | Photodiode structure |
| CN109920721A (zh) * | 2017-12-12 | 2019-06-21 | Asm Ip控股有限公司 | 用于制造半导体器件的方法 |
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