JPH05183400A - 識別回路 - Google Patents
識別回路Info
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- JPH05183400A JPH05183400A JP13892A JP13892A JPH05183400A JP H05183400 A JPH05183400 A JP H05183400A JP 13892 A JP13892 A JP 13892A JP 13892 A JP13892 A JP 13892A JP H05183400 A JPH05183400 A JP H05183400A
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- 102220322685 rs777811020 Human genes 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 より高い周波数の同期信号で動作する識別回
路を提供する。 【構成】 同期信号ＣＩＮをＴ−ＦＦ１１で１／２分周
し、その１／２分周信号Ｓ１１と逆相１／２分周信号Ｓ
１１N により、Ｄ−ＦＦ２１，２２及びセレクタ３１を
駆動する。Ｄ−ＦＦ２１，２２は、被識別信号ＤＩＮを
１ビットおきに識別する。セレクタ３１は、識別後の信
号を多重化する。Ｄ−ＦＦ３２では、多重化後の信号を
同期信号ＣＩＮに同期した識別信号ＤＯＵＴを出力す
る。
路を提供する。 【構成】 同期信号ＣＩＮをＴ−ＦＦ１１で１／２分周
し、その１／２分周信号Ｓ１１と逆相１／２分周信号Ｓ
１１N により、Ｄ−ＦＦ２１，２２及びセレクタ３１を
駆動する。Ｄ−ＦＦ２１，２２は、被識別信号ＤＩＮを
１ビットおきに識別する。セレクタ３１は、識別後の信
号を多重化する。Ｄ−ＦＦ３２では、多重化後の信号を
同期信号ＣＩＮに同期した識別信号ＤＯＵＴを出力す
る。
Description
【０００１】
【産業上の利用分野】本発明は、超高速測定装置、超高
速伝送システム等に用いられる半導体集積回路におい
て、高速動作可能なＧａＡｓ ＭＥＳＦＥＴ等を用いて
構成される識別回路に関するものである。
速伝送システム等に用いられる半導体集積回路におい
て、高速動作可能なＧａＡｓ ＭＥＳＦＥＴ等を用いて
構成される識別回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献：電子情報通信学会技術報告ＩＣＤ９０−１９８
（１９９０）村田等「１０Ｇｂ／ｓ ＧａＡｓ ＭＥＳ
ＦＥＴ ＩＣ ファミリ」Ｐ．６９−７３ 図２は、前記文献等に記載された従来の識別回路の一構
成例を示すブロック図である。この識別回路は、振幅及
びパルス幅が一定でない被識別信号ＤＩＮを増幅する入
力バッファ１を有し、その出力側に、延型フリップフロ
ップ（以下、Ｄ−ＦＦという）２の入力端子Ｄが接続さ
れている。Ｄ−ＦＦ２のクロック端子Ｃには同期信号Ｃ
ＩＮが供給され、該Ｄ−ＦＦ２の出力端子Ｑが出力バッ
ファ３に接続されている。出力バッファ３は、Ｄ−ＦＦ
２の出力端子Ｑの出力信号を増幅して振幅及びパルス幅
の一定な出力信号ＤＯＵＴを出力する回路である。
例えば次のような文献に記載されるものがあった。 文献：電子情報通信学会技術報告ＩＣＤ９０−１９８
（１９９０）村田等「１０Ｇｂ／ｓ ＧａＡｓ ＭＥＳ
ＦＥＴ ＩＣ ファミリ」Ｐ．６９−７３ 図２は、前記文献等に記載された従来の識別回路の一構
成例を示すブロック図である。この識別回路は、振幅及
びパルス幅が一定でない被識別信号ＤＩＮを増幅する入
力バッファ１を有し、その出力側に、延型フリップフロ
ップ（以下、Ｄ−ＦＦという）２の入力端子Ｄが接続さ
れている。Ｄ−ＦＦ２のクロック端子Ｃには同期信号Ｃ
ＩＮが供給され、該Ｄ−ＦＦ２の出力端子Ｑが出力バッ
ファ３に接続されている。出力バッファ３は、Ｄ−ＦＦ
２の出力端子Ｑの出力信号を増幅して振幅及びパルス幅
の一定な出力信号ＤＯＵＴを出力する回路である。
【０００３】図３は、図２のタイミングチャートであ
り、この図を参照しつつ、図２の識別回路の動作を説明
する。この図３では、同期信号ＣＩＮ、被識別信号ＤＩ
Ｎ、及び識別信号ＤＯＵＴの論理レベルが、時刻ｔ１〜
ｔ６まで示されている。振幅及びパルス幅が一定でない
被識別信号ＤＩＮが入力されると、その被識別信号ＤＩ
Ｎが入力バッファ１で増幅され、Ｄ−ＦＦ２の入力端子
Ｄへ送られる。Ｄ−ＦＦ２では、時刻ｔ１〜ｔ６の時点
での被識別信号ＤＩＮの論理レベルＤ１〜Ｄ６を、同期
信号ＣＩＮの立下がり時点に同期して出力端子Ｑから出
力する。この出力は、出力バッファ３で増幅され、振幅
及びパルス幅の一定な識別信号ＤＯＵＴが出力される。
り、この図を参照しつつ、図２の識別回路の動作を説明
する。この図３では、同期信号ＣＩＮ、被識別信号ＤＩ
Ｎ、及び識別信号ＤＯＵＴの論理レベルが、時刻ｔ１〜
ｔ６まで示されている。振幅及びパルス幅が一定でない
被識別信号ＤＩＮが入力されると、その被識別信号ＤＩ
Ｎが入力バッファ１で増幅され、Ｄ−ＦＦ２の入力端子
Ｄへ送られる。Ｄ−ＦＦ２では、時刻ｔ１〜ｔ６の時点
での被識別信号ＤＩＮの論理レベルＤ１〜Ｄ６を、同期
信号ＣＩＮの立下がり時点に同期して出力端子Ｑから出
力する。この出力は、出力バッファ３で増幅され、振幅
及びパルス幅の一定な識別信号ＤＯＵＴが出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
識別回路では、高速化のために同期信号ＣＩＮの周波数
を高くしても、Ｄ−ＦＦ２の動作可能な最大クロック周
波数以上では動作しない。しかも、最大クロック周波数
に近いクロック周波数の同期信号ＣＩＮを供給しても、
Ｄ−ＦＦ２が動作可能な最小データ振幅、及び最小デー
タパルス幅も大きくなるため、被識別信号ＤＩＮのよう
な振幅及びパルス幅が一定でない信号に対し、識別回路
は最大クロック周波数付近の周波数では動作しにくいと
いう問題があり、それを解決することが困難であった。
識別回路では、高速化のために同期信号ＣＩＮの周波数
を高くしても、Ｄ−ＦＦ２の動作可能な最大クロック周
波数以上では動作しない。しかも、最大クロック周波数
に近いクロック周波数の同期信号ＣＩＮを供給しても、
Ｄ−ＦＦ２が動作可能な最小データ振幅、及び最小デー
タパルス幅も大きくなるため、被識別信号ＤＩＮのよう
な振幅及びパルス幅が一定でない信号に対し、識別回路
は最大クロック周波数付近の周波数では動作しにくいと
いう問題があり、それを解決することが困難であった。
【０００５】本発明は、前記従来技術が持っていた課題
として、高速化を図るために同期信号ＣＩＮの周波数を
高くしても、内部に用いているＤ−ＦＦ２の最大クロッ
ク周波数付近では動作しにくいという点について解決し
た、より高い周波数で動作する識別回路を提供するもの
である。
として、高速化を図るために同期信号ＣＩＮの周波数を
高くしても、内部に用いているＤ−ＦＦ２の最大クロッ
ク周波数付近では動作しにくいという点について解決し
た、より高い周波数で動作する識別回路を提供するもの
である。
【０００６】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、同期信号に基づき、振幅及びパルス
幅が一定でない被識別信号を識別して振幅及びパルス幅
の一定な識別信号を出力する識別回路において、前記同
期信号を複数の分周信号に分周する分周手段と、前記分
周信号により駆動される複数のＤ−ＦＦによって前記被
識別信号を１ビットおきに識別する識別手段とを、備え
ている。さらに、前記分周信号により駆動され、前記識
別手段による識別後の信号を多重化して出力するセレク
タと、前記同期信号により駆動されるＤ−ＦＦによって
前記セレクタの出力を前記同期信号に同期した前記識別
信号として出力する同期手段とが、設けられている。
を解決するために、同期信号に基づき、振幅及びパルス
幅が一定でない被識別信号を識別して振幅及びパルス幅
の一定な識別信号を出力する識別回路において、前記同
期信号を複数の分周信号に分周する分周手段と、前記分
周信号により駆動される複数のＤ−ＦＦによって前記被
識別信号を１ビットおきに識別する識別手段とを、備え
ている。さらに、前記分周信号により駆動され、前記識
別手段による識別後の信号を多重化して出力するセレク
タと、前記同期信号により駆動されるＤ−ＦＦによって
前記セレクタの出力を前記同期信号に同期した前記識別
信号として出力する同期手段とが、設けられている。
【０００７】第２の発明では、第１の発明の分周手段
を、前記同期信号を１／２分周して１／２分周信号とそ
の逆相１／２分周信号を出力するトグル型フリップフロ
ップ（以下、Ｔ−ＦＦという）で構成している。さら
に、前記識別手段は、前記１／２分周信号とその逆相１
／２分周信号により駆動される２つのＤ−ＦＦで構成
し、さらに前記セレクタは、前記１／２分周信号とその
逆相１／２分周信号により駆動される２入力１出力構成
にしている。
を、前記同期信号を１／２分周して１／２分周信号とそ
の逆相１／２分周信号を出力するトグル型フリップフロ
ップ（以下、Ｔ−ＦＦという）で構成している。さら
に、前記識別手段は、前記１／２分周信号とその逆相１
／２分周信号により駆動される２つのＤ−ＦＦで構成
し、さらに前記セレクタは、前記１／２分周信号とその
逆相１／２分周信号により駆動される２入力１出力構成
にしている。
【０００８】
【作用】第１の発明によれば、以上のように識別回路を
構成したので、分周手段は、同期信号を複数の分周信号
に分周して識別手段及びセレクタへ与える。識別手段
は、前記分周信号に基づき、入力される被識別信号を１
ビットおきに識別してその識別後の信号をセレクタへ送
る。セレクタは、前記分周信号に基づき、識別後の信号
を多重化して同期手段へ出力する。同期手段は、セレク
タの出力を同期信号に同期した識別信号として出力す
る。
構成したので、分周手段は、同期信号を複数の分周信号
に分周して識別手段及びセレクタへ与える。識別手段
は、前記分周信号に基づき、入力される被識別信号を１
ビットおきに識別してその識別後の信号をセレクタへ送
る。セレクタは、前記分周信号に基づき、識別後の信号
を多重化して同期手段へ出力する。同期手段は、セレク
タの出力を同期信号に同期した識別信号として出力す
る。
【０００９】第２の発明によれば、分周手段を構成する
Ｔ−ＦＦは、同期信号を１／２分周して１／２分周信号
とその逆相１／２分周信号とを識別手段及びセレクタへ
与える。識別手段を構成する２つのＤ−ＦＦは、１／２
分周信号とその逆相１／２分周信号により駆動され、入
力される被識別信号を１ビットおきに識別してその識別
後の信号をセレクタへ送る。セレクタは、１／２分周信
号とその逆相１／２分周信号により駆動され、識別後の
２つの信号を交互に選択して多重化し、その多重化後の
信号を同期手段へ送る。同期手段を構成するＤ−ＦＦ
は、同期信号に同期して多重化後の信号を識別信号の形
で出力する。従って、前記課題を解決できるのである。
Ｔ−ＦＦは、同期信号を１／２分周して１／２分周信号
とその逆相１／２分周信号とを識別手段及びセレクタへ
与える。識別手段を構成する２つのＤ−ＦＦは、１／２
分周信号とその逆相１／２分周信号により駆動され、入
力される被識別信号を１ビットおきに識別してその識別
後の信号をセレクタへ送る。セレクタは、１／２分周信
号とその逆相１／２分周信号により駆動され、識別後の
２つの信号を交互に選択して多重化し、その多重化後の
信号を同期手段へ送る。同期手段を構成するＤ−ＦＦ
は、同期信号に同期して多重化後の信号を識別信号の形
で出力する。従って、前記課題を解決できるのである。
【００１０】
【実施例】図１は、本発明の実施例を示す識別回路の回
路図である。この識別回路は、同期信号ＣＩＮを１／２
分周して１／２分周信号Ｓ１１とその逆相１／２分周信
号Ｓ１１N を出力する分周手段、例えばＴ−ＦＦ１１を
有している。Ｔ−ＦＦ１１は、例えば入力信号の立下が
り時点に同期して信号を出力する機能を有し、そのクロ
ック端子Ｃに同期信号ＣＩＮが入力されると、出力端子
Ｑから１／２分周信号Ｓ１１、その逆相出力端子ＱN か
ら逆相１／２分周信号Ｓ１１N を出力する回路である。
路図である。この識別回路は、同期信号ＣＩＮを１／２
分周して１／２分周信号Ｓ１１とその逆相１／２分周信
号Ｓ１１N を出力する分周手段、例えばＴ−ＦＦ１１を
有している。Ｔ−ＦＦ１１は、例えば入力信号の立下が
り時点に同期して信号を出力する機能を有し、そのクロ
ック端子Ｃに同期信号ＣＩＮが入力されると、出力端子
Ｑから１／２分周信号Ｓ１１、その逆相出力端子ＱN か
ら逆相１／２分周信号Ｓ１１N を出力する回路である。
【００１１】また、被識別信号ＤＩＮを増幅して信号Ｓ
１２を出力する入力バッファ１２が設けられ、その出力
側に識別手段２０が接続されている。識別手段２０は、
１／２分周信号Ｓ１１とその逆相１／２分周信号Ｓ１１
N により駆動される２つのＤ−ＦＦ２１，２２を有し、
入力バッファ１２から出力される信号Ｓ１２を１ビット
おきに識別し、その識別後の信号Ｓ２１，Ｓ２２をそれ
ぞれ出力する回路である。このＤ−ＦＦ２１，２２の入
力端子Ｄ，Ｄは入力バッファ１２の出力側に共通接続さ
れ、クロック端子Ｃ，ＣがＴ−ＦＦ１１の出力端子Ｑ及
び逆相出力端子ＱN にそれぞれ接続されている。
１２を出力する入力バッファ１２が設けられ、その出力
側に識別手段２０が接続されている。識別手段２０は、
１／２分周信号Ｓ１１とその逆相１／２分周信号Ｓ１１
N により駆動される２つのＤ−ＦＦ２１，２２を有し、
入力バッファ１２から出力される信号Ｓ１２を１ビット
おきに識別し、その識別後の信号Ｓ２１，Ｓ２２をそれ
ぞれ出力する回路である。このＤ−ＦＦ２１，２２の入
力端子Ｄ，Ｄは入力バッファ１２の出力側に共通接続さ
れ、クロック端子Ｃ，ＣがＴ−ＦＦ１１の出力端子Ｑ及
び逆相出力端子ＱN にそれぞれ接続されている。
【００１２】Ｄ−ＦＦ２１，２２の出力端子Ｑ，Ｑは、
セレクタ３１の２つの入力端子ＩＮ１，ＩＮ２にそれぞ
れ接続され、さらに該セレクタ３１の選択信号入力用の
クロック端子Ｃ及び逆相クロック端子ＣN が、Ｄ−ＦＦ
２１，２２のクロック端子Ｃ，Ｃにそれぞれ接続されて
いる。セレクタ３１は、選択信号入力用のクロック端子
Ｃ及び逆相クロック端子ＣN がそれぞれ“１”，“０”
のとき、入力端子ＩＮ１の論理レベルを出力端子Ｑから
出力し、クロック端子Ｃ及び逆相クロック端子ＣN の論
理レベルがそれぞれ“０”，“１”のとき、出力端子Ｑ
から入力端子ＩＮ２の論理レベルを出力端子Ｑから出力
する回路である。
セレクタ３１の２つの入力端子ＩＮ１，ＩＮ２にそれぞ
れ接続され、さらに該セレクタ３１の選択信号入力用の
クロック端子Ｃ及び逆相クロック端子ＣN が、Ｄ−ＦＦ
２１，２２のクロック端子Ｃ，Ｃにそれぞれ接続されて
いる。セレクタ３１は、選択信号入力用のクロック端子
Ｃ及び逆相クロック端子ＣN がそれぞれ“１”，“０”
のとき、入力端子ＩＮ１の論理レベルを出力端子Ｑから
出力し、クロック端子Ｃ及び逆相クロック端子ＣN の論
理レベルがそれぞれ“０”，“１”のとき、出力端子Ｑ
から入力端子ＩＮ２の論理レベルを出力端子Ｑから出力
する回路である。
【００１３】セレクタ３１の信号Ｓ３１を出力する出力
端子Ｑには、同期手段、例えばＤ−ＦＦ３２の入力端子
Ｄが接続されている。Ｄ−ＦＦ３２は、同期信号ＣＩＮ
がクロック端子Ｃに供給されると、セレクタ３１から出
力された信号Ｓ３１を該同期信号ＣＩＮに同期した信号
Ｓ３２を出力端子Ｑから出力する回路であり、その出力
端子Ｑには出力バッファ３３が接続されている。出力バ
ッファ３３は、Ｄ−ＦＦ３２から出力される信号Ｓ３２
を増幅して識別信号ＤＯＵＴを出力する回路である。Ｄ
−ＦＦ２１，２２，３２は、例えばクロック入力信号の
立下がり時点に同期して信号を出力する機能を有してい
る。
端子Ｑには、同期手段、例えばＤ−ＦＦ３２の入力端子
Ｄが接続されている。Ｄ−ＦＦ３２は、同期信号ＣＩＮ
がクロック端子Ｃに供給されると、セレクタ３１から出
力された信号Ｓ３１を該同期信号ＣＩＮに同期した信号
Ｓ３２を出力端子Ｑから出力する回路であり、その出力
端子Ｑには出力バッファ３３が接続されている。出力バ
ッファ３３は、Ｄ−ＦＦ３２から出力される信号Ｓ３２
を増幅して識別信号ＤＯＵＴを出力する回路である。Ｄ
−ＦＦ２１，２２，３２は、例えばクロック入力信号の
立下がり時点に同期して信号を出力する機能を有してい
る。
【００１４】図４は図１のタイミングチャートであり、
この図を参照しつつ、図１の識別回路の動作を説明す
る。この図４では、時刻ｔ１〜ｔ６間の信号Ｓ１１，Ｓ
１１N ，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２の論
理レベルが示されている。
この図を参照しつつ、図１の識別回路の動作を説明す
る。この図４では、時刻ｔ１〜ｔ６間の信号Ｓ１１，Ｓ
１１N ，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２の論
理レベルが示されている。
【００１５】図１の識別回路では、同期信号ＣＩＮ及び
被識別信号ＤＩＮが入力されると、その同期信号ＣＩＮ
がＴ−ＦＦ１１で１／２分周され、該Ｔ−ＦＦ１１の出
力端子Ｑから１／２分周信号Ｓ１１が出力されると共
に、その逆相出力端子ＱN から逆相１／２分周信号Ｓ１
１N が出力される。信号Ｓ１１はＤ−ＦＦ２１のクロッ
ク端子Ｃ及びセレクタ３１のクロック端子Ｃに供給さ
れ、さらに信号Ｓ１１N がＤ−ＦＦ２２のクロック端子
Ｃ及びセレクタ３１の逆相クロック端子ＣN に供給され
る。
被識別信号ＤＩＮが入力されると、その同期信号ＣＩＮ
がＴ−ＦＦ１１で１／２分周され、該Ｔ−ＦＦ１１の出
力端子Ｑから１／２分周信号Ｓ１１が出力されると共
に、その逆相出力端子ＱN から逆相１／２分周信号Ｓ１
１N が出力される。信号Ｓ１１はＤ−ＦＦ２１のクロッ
ク端子Ｃ及びセレクタ３１のクロック端子Ｃに供給さ
れ、さらに信号Ｓ１１N がＤ−ＦＦ２２のクロック端子
Ｃ及びセレクタ３１の逆相クロック端子ＣN に供給され
る。
【００１６】入力された被識別信号ＤＩＮは、入力バッ
ファ１２で増幅され、その増幅された信号Ｓ１２がＤ−
ＦＦ２１，２２の各入力端子Ｄに送られる。Ｄ−ＦＦ２
１，２２では、信号Ｓ１１，Ｓ１１N により駆動され、
入力バッファ１２から出力された信号Ｓ１２を１ビット
おきに識別し、その識別後の信号Ｓ２１，Ｓ２２を各出
力端子Ｑから出力してセレクタ３１の入力端子ＩＮ１，
ＩＮ２へ供給する。
ファ１２で増幅され、その増幅された信号Ｓ１２がＤ−
ＦＦ２１，２２の各入力端子Ｄに送られる。Ｄ−ＦＦ２
１，２２では、信号Ｓ１１，Ｓ１１N により駆動され、
入力バッファ１２から出力された信号Ｓ１２を１ビット
おきに識別し、その識別後の信号Ｓ２１，Ｓ２２を各出
力端子Ｑから出力してセレクタ３１の入力端子ＩＮ１，
ＩＮ２へ供給する。
【００１７】セレクタ３１は、信号Ｓ１１，Ｓ１１N に
より駆動され、Ｄ−ＦＦ２１，２２から出力された識別
後の信号Ｓ２１，Ｓ２２を多重化し、その多重化後の信
号Ｓ３１を出力端子Ｑから出力してＤ−ＦＦ３２の入力
端子Ｄへ送る。Ｄ−ＦＦ３２は、同期信号ＣＩＮにより
駆動され、多重化後の信号Ｓ３１を該同期信号ＣＩＮに
同期した信号Ｓ３２として出力端子Ｑから出力する。こ
の出力信号Ｓ３２は、出力バッファ３３で増幅され、識
別信号ＤＯＵＴとして出力される。
より駆動され、Ｄ−ＦＦ２１，２２から出力された識別
後の信号Ｓ２１，Ｓ２２を多重化し、その多重化後の信
号Ｓ３１を出力端子Ｑから出力してＤ−ＦＦ３２の入力
端子Ｄへ送る。Ｄ−ＦＦ３２は、同期信号ＣＩＮにより
駆動され、多重化後の信号Ｓ３１を該同期信号ＣＩＮに
同期した信号Ｓ３２として出力端子Ｑから出力する。こ
の出力信号Ｓ３２は、出力バッファ３３で増幅され、識
別信号ＤＯＵＴとして出力される。
【００１８】これらの動作を、以下、具体的に説明す
る。時刻ｔ１で同期信号ＣＩＮが“１”から“０”にな
ると、Ｔ−ＦＦ１１から出力される１／２分周信号Ｓ１
１が“１”から“０”へ、その逆相１／２分周信号Ｓ１
１N が“０”から“１”になる。このとき、入力バッフ
ァ１２の出力信号Ｓ１２は被識別信号ＤＩＮの論理レベ
ルＤ１である。そのため、Ｄ−ＦＦ２１から出力される
信号Ｓ２１は論理レベルＤ１になる。時刻ｔ２で同期信
号ＣＩＮが“１”から“０”になると、Ｔ−ＦＦ１１か
ら出力される信号Ｓ１１が“０”から“１”へ、信号Ｓ
１１N が“１”から“０”になる。このとき、入力バッ
ファ１２の出力信号Ｓ１２は被識別信号ＤＩＮの論理レ
ベルＤ２であるため、Ｄ−ＦＦ２２から出力される信号
Ｓ２２が識別信号ＤＩＮの論理レベルＤ３になる。ま
た、セレクタ３１の出力信号Ｓ３１は論理レベルＤ１に
なる。
る。時刻ｔ１で同期信号ＣＩＮが“１”から“０”にな
ると、Ｔ−ＦＦ１１から出力される１／２分周信号Ｓ１
１が“１”から“０”へ、その逆相１／２分周信号Ｓ１
１N が“０”から“１”になる。このとき、入力バッフ
ァ１２の出力信号Ｓ１２は被識別信号ＤＩＮの論理レベ
ルＤ１である。そのため、Ｄ−ＦＦ２１から出力される
信号Ｓ２１は論理レベルＤ１になる。時刻ｔ２で同期信
号ＣＩＮが“１”から“０”になると、Ｔ−ＦＦ１１か
ら出力される信号Ｓ１１が“０”から“１”へ、信号Ｓ
１１N が“１”から“０”になる。このとき、入力バッ
ファ１２の出力信号Ｓ１２は被識別信号ＤＩＮの論理レ
ベルＤ２であるため、Ｄ−ＦＦ２２から出力される信号
Ｓ２２が識別信号ＤＩＮの論理レベルＤ３になる。ま
た、セレクタ３１の出力信号Ｓ３１は論理レベルＤ１に
なる。
【００１９】時刻ｔ３で同期信号ＣＩＮが“１”から
“０”になると、Ｔ−ＦＦ１１から出力される信号Ｓ１
１が“１”から“０”へ、信号Ｓ１１N が“０”から
“１”になる。このとき、入力バッファ１２の出力信号
Ｓ１２は被識別信号ＤＩＮの論理レベルＤ３であるた
め、Ｄ−ＦＦ２１の出力信号Ｓ２１が論理レベルＤ３に
なる。そして、セレクタ３１の出力信号Ｓ３１は論理レ
ベルＤ２になると共に、Ｄ−ＦＦ３２の出力信号Ｓ３２
が論理レベルＤ１になる。
“０”になると、Ｔ−ＦＦ１１から出力される信号Ｓ１
１が“１”から“０”へ、信号Ｓ１１N が“０”から
“１”になる。このとき、入力バッファ１２の出力信号
Ｓ１２は被識別信号ＤＩＮの論理レベルＤ３であるた
め、Ｄ−ＦＦ２１の出力信号Ｓ２１が論理レベルＤ３に
なる。そして、セレクタ３１の出力信号Ｓ３１は論理レ
ベルＤ２になると共に、Ｄ−ＦＦ３２の出力信号Ｓ３２
が論理レベルＤ１になる。
【００２０】時刻ｔ４で同期信号ＣＩＮが“１”から
“０”になると、Ｔ−ＦＦ１１から出力される信号Ｓ１
１が“０”から“１”へ、信号Ｓ１１N が“１”から
“０”になる。このとき、入力バッファ１２の出力信号
Ｓ１２は識別信号ＤＩＮの論理レベルＤ４であるため、
Ｄ−ＦＦ２２の出力信号Ｓ２２が論理レベルＤ４にな
り、セレクタ３１の出力信号Ｓ３１が論理レベルＤ３に
なる。そして、Ｄ−ＦＦ３２の出力信号Ｓ３２は論理レ
ベルＤ２になる。従って、同期信号ＣＩＮに同期して出
力バッファ３３から、振幅及びパルス幅の一定な識別信
号ＤＯＵＴが出力される。
“０”になると、Ｔ−ＦＦ１１から出力される信号Ｓ１
１が“０”から“１”へ、信号Ｓ１１N が“１”から
“０”になる。このとき、入力バッファ１２の出力信号
Ｓ１２は識別信号ＤＩＮの論理レベルＤ４であるため、
Ｄ−ＦＦ２２の出力信号Ｓ２２が論理レベルＤ４にな
り、セレクタ３１の出力信号Ｓ３１が論理レベルＤ３に
なる。そして、Ｄ−ＦＦ３２の出力信号Ｓ３２は論理レ
ベルＤ２になる。従って、同期信号ＣＩＮに同期して出
力バッファ３３から、振幅及びパルス幅の一定な識別信
号ＤＯＵＴが出力される。
【００２１】以上のように、本実施例では、次のような
利点を有している。Ｄ−ＦＦ２１と２２は、従来の識別
回路の１／２のクロック周波数で駆動されるため、高速
化を図るために同期信号ＣＩＮの周波数がＤ−ＦＦの最
大動作周波数に等しくても、該Ｄ−ＦＦ２１，２２が的
確に動作する。そのため、Ｄ−ＦＦ２１，２２は、動作
可能な最小データ振幅、及び最小データパルス幅が小さ
くて済む。Ｔ−ＦＦ１１は、Ｄ−ＦＦの最大動作周波数
で動作可能である。また、Ｄ−ＦＦ３２は、Ｄ−ＦＦ２
１，２２から入力される信号Ｓ２１，Ｓ２２の振幅及び
パルス幅共に一定になり、従来の識別回路のＤ−ＦＦよ
りも、より最大動作周波数に近い周波数での動作が可能
である。従って、従来の識別回路よりも高い周波数の同
期信号ＣＩＮで、精度よく動作する。
利点を有している。Ｄ−ＦＦ２１と２２は、従来の識別
回路の１／２のクロック周波数で駆動されるため、高速
化を図るために同期信号ＣＩＮの周波数がＤ−ＦＦの最
大動作周波数に等しくても、該Ｄ−ＦＦ２１，２２が的
確に動作する。そのため、Ｄ−ＦＦ２１，２２は、動作
可能な最小データ振幅、及び最小データパルス幅が小さ
くて済む。Ｔ−ＦＦ１１は、Ｄ−ＦＦの最大動作周波数
で動作可能である。また、Ｄ−ＦＦ３２は、Ｄ−ＦＦ２
１，２２から入力される信号Ｓ２１，Ｓ２２の振幅及び
パルス幅共に一定になり、従来の識別回路のＤ−ＦＦよ
りも、より最大動作周波数に近い周波数での動作が可能
である。従って、従来の識別回路よりも高い周波数の同
期信号ＣＩＮで、精度よく動作する。
【００２２】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ）図１のＴ−ＦＦ１１では、同期信号ＣＩＮを１／
２分周しているが、それを他の分周数に変更し、それに
応じてＤ−ＦＦ２１，２２の数や、セレクタ３１の入力
数を変更してもよい。また、Ｔ−ＦＦ１１は、他の構成
の分周手段で構成してもよい。 （ｂ）図１のＤ−ＦＦ２１，２２，３２及びＴ−ＦＦ１
１は、クロック入力信号の立下がり時点に同期して信号
を出力するようにしているが、該クロック入力信号の立
上がり時点で同期して信号を出力するような回路構成に
変形してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ）図１のＴ−ＦＦ１１では、同期信号ＣＩＮを１／
２分周しているが、それを他の分周数に変更し、それに
応じてＤ−ＦＦ２１，２２の数や、セレクタ３１の入力
数を変更してもよい。また、Ｔ−ＦＦ１１は、他の構成
の分周手段で構成してもよい。 （ｂ）図１のＤ−ＦＦ２１，２２，３２及びＴ−ＦＦ１
１は、クロック入力信号の立下がり時点に同期して信号
を出力するようにしているが、該クロック入力信号の立
上がり時点で同期して信号を出力するような回路構成に
変形してもよい。
【００２３】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、分周手段で同期信号を複数の分周信号に分周
し、その分周信号によって識別手段及びセレクタを駆動
するようにしたので、識別手段を構成するＤ−ＦＦは従
来の識別回路の数分の１のクロック周波数で駆動され
る。そのため、同期信号の周波数を高くしても、該Ｄ−
ＦＦが的確に動作する。さらに、識別手段で識別された
信号をセレクタで多重化した後、同期手段へ与えるよう
にしているので、該同期手段に入力されるデータ信号の
振幅及びパルス幅共に一定になる。そのため、同期手段
を構成するＤ−ＦＦは、従来の識別回路のＤ−ＦＦより
も、より最大動作周波数に近い周波数での動作が可能に
なる。従って、従来の識別回路よりも、高い周波数の同
期信号で、精度よく動作する。
によれば、分周手段で同期信号を複数の分周信号に分周
し、その分周信号によって識別手段及びセレクタを駆動
するようにしたので、識別手段を構成するＤ−ＦＦは従
来の識別回路の数分の１のクロック周波数で駆動され
る。そのため、同期信号の周波数を高くしても、該Ｄ−
ＦＦが的確に動作する。さらに、識別手段で識別された
信号をセレクタで多重化した後、同期手段へ与えるよう
にしているので、該同期手段に入力されるデータ信号の
振幅及びパルス幅共に一定になる。そのため、同期手段
を構成するＤ−ＦＦは、従来の識別回路のＤ−ＦＦより
も、より最大動作周波数に近い周波数での動作が可能に
なる。従って、従来の識別回路よりも、高い周波数の同
期信号で、精度よく動作する。
【００２４】第２の発明によれば、同期信号を分周手段
で１／２分周し、その分周信号によって識別手段及びセ
レクタを駆動するようにしたので、該識別手段を構成す
る２つのＤ−ＦＦは、従来の識別回路の１／２のクロッ
ク周波数で駆動される。そのため、同期信号の周波数を
Ｄ−ＦＦの最大動作周波数に等しくても、その２つのＤ
−ＦＦに対して該Ｄ−ＦＦが動作可能な最小データ振幅
及び最小データパルス幅が小さくて済み、高速動作が可
能となる。分周手段を構成するＴ−ＦＦは、Ｄ−ＦＦの
最大動作周波数で動作することが可能であるため、より
高い周波数の同期信号で、精度よく識別動作を行わせる
ことができる。
で１／２分周し、その分周信号によって識別手段及びセ
レクタを駆動するようにしたので、該識別手段を構成す
る２つのＤ−ＦＦは、従来の識別回路の１／２のクロッ
ク周波数で駆動される。そのため、同期信号の周波数を
Ｄ−ＦＦの最大動作周波数に等しくても、その２つのＤ
−ＦＦに対して該Ｄ−ＦＦが動作可能な最小データ振幅
及び最小データパルス幅が小さくて済み、高速動作が可
能となる。分周手段を構成するＴ−ＦＦは、Ｄ−ＦＦの
最大動作周波数で動作することが可能であるため、より
高い周波数の同期信号で、精度よく識別動作を行わせる
ことができる。
【図１】本発明の実施例を示す識別回路の構成ブロック
図である。
図である。
【図２】従来の識別回路の構成ブロック図である。
【図３】図２の動作を示すタイミングチャートである。
【図４】図１の動作を示すタイミングチャートである。
１１ Ｔ−ＦＦ（分周手段） ２０ 識別手段 ２１，２２ Ｄ−ＦＦ ３１ セレクタ ３２ Ｄ−ＦＦ（同期手段） ＣＩＮ 同期信号 ＤＩＮ 被識別信号 ＤＯＵＴ 識別信号
Claims (2)
- 【請求項１】 同期信号に基づき、振幅及びパルス幅が
一定でない被識別信号を識別して振幅及びパルス幅の一
定な識別信号を出力する識別回路において、 前記同期信号を複数の分周信号に分周する分周手段と、 前記分周信号により駆動される複数の遅延型フリップフ
ロップによって前記被識別信号を１ビットおきに識別す
る識別手段と、 前記分周信号により駆動され、前記識別手段による識別
後の信号を多重化して出力するセレクタと、 前記同期信号により駆動される遅延型フリップフロップ
によって前記セレクタの出力を前記同期信号に同期した
前記識別信号として出力する同期手段とを、 備えたことを特徴とする識別回路。 - 【請求項２】 請求項１記載の識別回路において、 前記分周手段は、前記同期信号を１／２分周して１／２
分周信号とその逆相１／２分周信号を出力するトグル型
フリップフロップで構成し、 前記識別手段は、前記１／２分周信号とその逆相１／２
分周信号により駆動される２つの遅延型フリップフロッ
プで構成し、 前記セレクタは、前記１／２分周信号とその逆相１／２
分周信号により駆動される２入力１出力構成にしたこと
を特徴とする識別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13892A JPH05183400A (ja) | 1992-01-06 | 1992-01-06 | 識別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13892A JPH05183400A (ja) | 1992-01-06 | 1992-01-06 | 識別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183400A true JPH05183400A (ja) | 1993-07-23 |
Family
ID=11465670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13892A Pending JPH05183400A (ja) | 1992-01-06 | 1992-01-06 | 識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183400A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604327A (ja) * | 1983-06-22 | 1985-01-10 | Sony Tektronix Corp | デジタル・パタ−ン発生器 |
-
1992
- 1992-01-06 JP JP13892A patent/JPH05183400A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604327A (ja) * | 1983-06-22 | 1985-01-10 | Sony Tektronix Corp | デジタル・パタ−ン発生器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001205 |