JPH09307457A - パラレルシリアル変換回路 - Google Patents
パラレルシリアル変換回路Info
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- JPH09307457A JPH09307457A JP8119166A JP11916696A JPH09307457A JP H09307457 A JPH09307457 A JP H09307457A JP 8119166 A JP8119166 A JP 8119166A JP 11916696 A JP11916696 A JP 11916696A JP H09307457 A JPH09307457 A JP H09307457A
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- parallel
- pulse
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 同じデータレートに対して駆動のために
印加すべき基本クロックパルスの周波数を２分の１にす
ることができ、延いては前段の回路の動作スピードを半
分で済むようにし、ノイズによる悪影響、例えばシリア
ルデータのジッタを無くす。 【解決手段】 パラレルデータのデータレート［ｆ（ｂ
ｐｓ）］の半分の周波数ｆ／２［Ｈｚ］のクロックパル
スを基本クロックパルスとし、その反転パルスをつく
り、その基本クロックパルスの立ち上がり（或いは立ち
下がり）エッジと、その基本クロックパルスを反転した
パルスの立ち上がり（或いは立ち下がり）エッジを検出
し、その二つのエッジ検出出力の論理和からパラレルデ
ータと同じ周波数のバイトクロックパルスをつくるよう
にする。
印加すべき基本クロックパルスの周波数を２分の１にす
ることができ、延いては前段の回路の動作スピードを半
分で済むようにし、ノイズによる悪影響、例えばシリア
ルデータのジッタを無くす。 【解決手段】 パラレルデータのデータレート［ｆ（ｂ
ｐｓ）］の半分の周波数ｆ／２［Ｈｚ］のクロックパル
スを基本クロックパルスとし、その反転パルスをつく
り、その基本クロックパルスの立ち上がり（或いは立ち
下がり）エッジと、その基本クロックパルスを反転した
パルスの立ち上がり（或いは立ち下がり）エッジを検出
し、その二つのエッジ検出出力の論理和からパラレルデ
ータと同じ周波数のバイトクロックパルスをつくるよう
にする。
Description
【０００１】
【発明の属する技術分野】本発明は、パラレルシリアル
変換回路、特に同じ駆動周波数に対するパラレルデータ
のデータレートを２倍にすることができる、換言すれ
ば、同じデータレートに対して駆動周波数を２分の１に
することができるパラレルシリアル変換回路に関する。
変換回路、特に同じ駆動周波数に対するパラレルデータ
のデータレートを２倍にすることができる、換言すれ
ば、同じデータレートに対して駆動周波数を２分の１に
することができるパラレルシリアル変換回路に関する。
【０００２】
【従来の技術】図５はパラレルシリアル変換回路の従来
例を示す回路ブロック図で、図面において、１はパラレ
ルデータ入力端子で、ｎ（正の整数）ビット分あるが、
便宜上１個の入力端子のみを示す。このパラレルデータ
のデータレートをｆ（ｂｐｓ）とする。２はバイトクロ
ックパルス（ｆ：その周波数）を受けるバイトクロック
パルス入力端子、３はパラレルデータを受け、それをラ
ッチするｎ個のフリップフロップ回路Ｆ／Ｆからなる入
力部で、バイトクロックパルスにより駆動される。
例を示す回路ブロック図で、図面において、１はパラレ
ルデータ入力端子で、ｎ（正の整数）ビット分あるが、
便宜上１個の入力端子のみを示す。このパラレルデータ
のデータレートをｆ（ｂｐｓ）とする。２はバイトクロ
ックパルス（ｆ：その周波数）を受けるバイトクロック
パルス入力端子、３はパラレルデータを受け、それをラ
ッチするｎ個のフリップフロップ回路Ｆ／Ｆからなる入
力部で、バイトクロックパルスにより駆動される。
【０００３】４はマルチプレクサで、入力部３からのパ
ラレルデータを１ビットずつ順番にシリアルに出力す
る。そのデータレートはｎ・ｆ（ｂｐｓ）である。５は
そのマルチプレクサ４を駆動するビットクロックパルス
を発生するＰＬＬシンセサイザで、バイトクロックパル
スを受け、そのｎ倍の周波数ｎ・ｆ（Ｈｚ）のビットク
ロックパルスを発生する。６はマルチプレクサ４からの
シリアルデータを出力する出力端子である。そのビット
クロックパルスの周波数ｎ・ｆは例えば１．２５ＧＨZ
である。
ラレルデータを１ビットずつ順番にシリアルに出力す
る。そのデータレートはｎ・ｆ（ｂｐｓ）である。５は
そのマルチプレクサ４を駆動するビットクロックパルス
を発生するＰＬＬシンセサイザで、バイトクロックパル
スを受け、そのｎ倍の周波数ｎ・ｆ（Ｈｚ）のビットク
ロックパルスを発生する。６はマルチプレクサ４からの
シリアルデータを出力する出力端子である。そのビット
クロックパルスの周波数ｎ・ｆは例えば１．２５ＧＨZ
である。
【０００４】次に動作説明をする。ｎビットのパラレル
データが入力端子１から入力されると共に、バイトクロ
ックパルス入力端子２からバイトクロックパルスが入力
されると、そのパラレルデータはｎ個のフリップフロッ
プＦ／Ｆからなる入力部３に取り込まれ、そしてマルチ
プレクサ４に入力される。そして、ＰＬＬシンセサイザ
５はそのバイトクロックパルスを受けるとそれに同期し
てそのｎ倍の周波数ｎ・ｆを有するビットクロックパル
スを発生しそれによりマルチプレクサ４を駆動する。す
ると、マルチプレクサ４によりｎビットのパラレルデー
タが１ビットずつシリアルに出力される。そのデータレ
ートはｎ・ｆ（ｂｐｓ）となる。
データが入力端子１から入力されると共に、バイトクロ
ックパルス入力端子２からバイトクロックパルスが入力
されると、そのパラレルデータはｎ個のフリップフロッ
プＦ／Ｆからなる入力部３に取り込まれ、そしてマルチ
プレクサ４に入力される。そして、ＰＬＬシンセサイザ
５はそのバイトクロックパルスを受けるとそれに同期し
てそのｎ倍の周波数ｎ・ｆを有するビットクロックパル
スを発生しそれによりマルチプレクサ４を駆動する。す
ると、マルチプレクサ４によりｎビットのパラレルデー
タが１ビットずつシリアルに出力される。そのデータレ
ートはｎ・ｆ（ｂｐｓ）となる。
【０００５】図５に示すパラレルシリアル変換回路は周
波数がｆ（Ｈｚ）のバイトクロックパルスを駆動用パル
スとして受け、ＰＬＬシンセサイザ４によりそのｎ倍の
周波数ｎ・ｆを有するビットクロックパルスをつくり、
そして、ｆ（ｂｐｓ）のデータレートで入力されるパラ
レルデータを、ｎ・ｆ（ｂｐｓ）のデータレートでシリ
アルデータに変換して出力する。
波数がｆ（Ｈｚ）のバイトクロックパルスを駆動用パル
スとして受け、ＰＬＬシンセサイザ４によりそのｎ倍の
周波数ｎ・ｆを有するビットクロックパルスをつくり、
そして、ｆ（ｂｐｓ）のデータレートで入力されるパラ
レルデータを、ｎ・ｆ（ｂｐｓ）のデータレートでシリ
アルデータに変換して出力する。
【０００６】
【発明が解決しようとする課題】ところで、通常、パラ
レルシリアル変換回路は極めて高速で動作する必要があ
るので、その前段の信号処理用ＩＣは、信号処理用ＩＣ
として最も一般に用いられるＣＭＯＳＩＣを用いること
が難しく、極めて高速な動作が可能なバイポーラＩＣ或
いはＧａＡｓ半導体ＩＣを用いざるを得ない場合が多く
なっている。
レルシリアル変換回路は極めて高速で動作する必要があ
るので、その前段の信号処理用ＩＣは、信号処理用ＩＣ
として最も一般に用いられるＣＭＯＳＩＣを用いること
が難しく、極めて高速な動作が可能なバイポーラＩＣ或
いはＧａＡｓ半導体ＩＣを用いざるを得ない場合が多く
なっている。
【０００７】通常、パラレルデータはＮＲＺ（Ｎｏｎ
Ｒｅｔｕｒｎ Ｚｅｒｏ）の信号なので、その最高動作
周波数はデータレートの半分の周波数ｆ／２（Ｈｚ）で
よい筈である。しかしながら、このデータに同期した周
波数ｆ（Ｈｚ）のバイトクロックパルスをも出力しなけ
ればならないので、結局、従来においては、パラレルシ
リアル変換回路の前段の信号処理用ＩＣの出力の動作周
波数はデータレートと同じ周波数でなければならなかっ
た。
Ｒｅｔｕｒｎ Ｚｅｒｏ）の信号なので、その最高動作
周波数はデータレートの半分の周波数ｆ／２（Ｈｚ）で
よい筈である。しかしながら、このデータに同期した周
波数ｆ（Ｈｚ）のバイトクロックパルスをも出力しなけ
ればならないので、結局、従来においては、パラレルシ
リアル変換回路の前段の信号処理用ＩＣの出力の動作周
波数はデータレートと同じ周波数でなければならなかっ
た。
【０００８】即ち、パラレルデータのデータレートは、
バイトクロックパルスの周波数により律速されていたの
である。また、高い周波数のバイトクロックパルスを伝
送すると、それがノイズ源となり、その結果、ＰＬＬシ
ンセサイザ４の特性を劣化させ、延いてはシリアルデー
タのジッタの原因となるという問題もあった。
バイトクロックパルスの周波数により律速されていたの
である。また、高い周波数のバイトクロックパルスを伝
送すると、それがノイズ源となり、その結果、ＰＬＬシ
ンセサイザ４の特性を劣化させ、延いてはシリアルデー
タのジッタの原因となるという問題もあった。
【０００９】本発明はこのような問題点を解決すべく為
されたものであり、同じデータレートに対して駆動のた
めに印加すべき基本クロックパルスの周波数を２分の１
にすることができ、延いては前段の回路の動作スピード
を半分で済むようにし、ノイズによる悪影響、例えばシ
リアルデータのジッタを無くすることを目的とする。
されたものであり、同じデータレートに対して駆動のた
めに印加すべき基本クロックパルスの周波数を２分の１
にすることができ、延いては前段の回路の動作スピード
を半分で済むようにし、ノイズによる悪影響、例えばシ
リアルデータのジッタを無くすることを目的とする。
【００１０】
【課題を解決するための手段】本発明パラレルシリアル
変換回路は、パラレルデータのデータレート［ｆ（ｂｐ
ｓ）］の半分の周波数ｆ／２［Ｈｚ］のクロックパルス
を基本クロックパルスとし、その反転パルスをつくり、
その基本クロックパルスの立ち上がり（或いは立ち下が
り）エッジと、その基本クロックパルスを反転したパル
スの立ち上がり（或いは立ち下がり）エッジを検出し、
その二つのエッジ検出出力の論理和からパラレルデータ
と同じ周波数のバイトクロックパルスをつくるようにし
たものである。
変換回路は、パラレルデータのデータレート［ｆ（ｂｐ
ｓ）］の半分の周波数ｆ／２［Ｈｚ］のクロックパルス
を基本クロックパルスとし、その反転パルスをつくり、
その基本クロックパルスの立ち上がり（或いは立ち下が
り）エッジと、その基本クロックパルスを反転したパル
スの立ち上がり（或いは立ち下がり）エッジを検出し、
その二つのエッジ検出出力の論理和からパラレルデータ
と同じ周波数のバイトクロックパルスをつくるようにし
たものである。
【００１１】本発明パラレルシリアル変換回路によれ
ば、基本クロックパルスの立ち上がり（或いは立ち下が
り）エッジと、その基本クロックパルスの反転パルスの
立ち上がり（或いは立ち下がり）エッジをそれぞれ検出
し、その検出の度にパルスを発生することができるの
で、そのパルスは基本クロックパルスに同期し、その２
倍の周波数を有するパルスとなり、バイトクロックパル
スとして入力部の制御に用いることができると共に、ビ
ットクロックパルスの発生の元となるパルスとしてパス
ル発生回路に入力することができる。
ば、基本クロックパルスの立ち上がり（或いは立ち下が
り）エッジと、その基本クロックパルスの反転パルスの
立ち上がり（或いは立ち下がり）エッジをそれぞれ検出
し、その検出の度にパルスを発生することができるの
で、そのパルスは基本クロックパルスに同期し、その２
倍の周波数を有するパルスとなり、バイトクロックパル
スとして入力部の制御に用いることができると共に、ビ
ットクロックパルスの発生の元となるパルスとしてパス
ル発生回路に入力することができる。
【００１２】従って、パラレルシリアル変換回路に入力
する駆動用基本クロックパルスはパラレルデータのデー
タレートの半分の周波数でよく、パラレルシリアル変換
回路前段の信号処理回路の動作スピードを従来の半分で
済む。従って、従来だと、パラレルシリアル変換回路前
段の信号処理用ＩＣとして例えばバイポーラＩＣ或いは
ＧａＡｓ半導体ＩＣを用いざるを得なかった場合でも、
本発明の適用によりＣＭＯＳＩＣを用いても差し支えが
ないというケースが多くなる。
する駆動用基本クロックパルスはパラレルデータのデー
タレートの半分の周波数でよく、パラレルシリアル変換
回路前段の信号処理回路の動作スピードを従来の半分で
済む。従って、従来だと、パラレルシリアル変換回路前
段の信号処理用ＩＣとして例えばバイポーラＩＣ或いは
ＧａＡｓ半導体ＩＣを用いざるを得なかった場合でも、
本発明の適用によりＣＭＯＳＩＣを用いても差し支えが
ないというケースが多くなる。
【００１３】そして、同じ基本クロックパルスの正相と
逆相とを用いるので、その正逆両相のパルスが変化する
とき発生するノイズが互いに打ち消し合い、その結果と
してクロックノイズが非常に小さくなり、好ましい。
逆相とを用いるので、その正逆両相のパルスが変化する
とき発生するノイズが互いに打ち消し合い、その結果と
してクロックノイズが非常に小さくなり、好ましい。
【００１４】尚、上記基本クロックパルスの正相と逆相
のパルスの間にスキューが生じ得るが、ＰＬＬシンセサ
イザの周波数帯域を、変調周波数ｆ／２に応答しない帯
域に設定することとすれば問題は生じない。というの
は、そのようにするとＰＬＬシンセサイザは図４に示す
ように２Ｔ（Ｔ＝１／ｆ）の周期で位相変調することに
なり、ＰＬＬシンセサイザの周波数応答帯域を制限して
いるループフィルタ等でこのような高い変調周波数の位
相変調を除去してしまうからである。
のパルスの間にスキューが生じ得るが、ＰＬＬシンセサ
イザの周波数帯域を、変調周波数ｆ／２に応答しない帯
域に設定することとすれば問題は生じない。というの
は、そのようにするとＰＬＬシンセサイザは図４に示す
ように２Ｔ（Ｔ＝１／ｆ）の周期で位相変調することに
なり、ＰＬＬシンセサイザの周波数応答帯域を制限して
いるループフィルタ等でこのような高い変調周波数の位
相変調を除去してしまうからである。
【００１５】
【発明の実施の形態】以下、本発明を図示実施の形態に
従って詳細に説明する。図１（Ａ）、（Ｂ）は本発明パ
ラレルシリアル変換回路の第１の実施の形態を示すもの
で、（Ａ）は回路ブロック図、（Ｂ）はその動作を示す
タイミングチャートである。図面において、１はパラレ
ルデータ入力端子で、ｎ（正の整数）ビット分あるが、
便宜上１個の入力端子のみを示す。このパラレルデータ
のデータレートをｆ（ｂｐｓ）とする。７はｆ／２（Ｈ
ｚ）の周波数の基本クロックパルスから、それと同相の
バイトクロックパルスByte Clock0 と、それを反転した
逆相のバイトクロックパルスByte Clock1 をつくる回路
で、該クロックパルスByte Clock0 及びByte Clock1 は
バイトクロックパルス入力端子２ａ、２ｂに入力され
る。
従って詳細に説明する。図１（Ａ）、（Ｂ）は本発明パ
ラレルシリアル変換回路の第１の実施の形態を示すもの
で、（Ａ）は回路ブロック図、（Ｂ）はその動作を示す
タイミングチャートである。図面において、１はパラレ
ルデータ入力端子で、ｎ（正の整数）ビット分あるが、
便宜上１個の入力端子のみを示す。このパラレルデータ
のデータレートをｆ（ｂｐｓ）とする。７はｆ／２（Ｈ
ｚ）の周波数の基本クロックパルスから、それと同相の
バイトクロックパルスByte Clock0 と、それを反転した
逆相のバイトクロックパルスByte Clock1 をつくる回路
で、該クロックパルスByte Clock0 及びByte Clock1 は
バイトクロックパルス入力端子２ａ、２ｂに入力され
る。
【００１６】８ａ、８ｂはバイトクロックパルスByte C
lock0 、バイトクロックパルスByteClock1 の立ち上が
りエッジを検出する立ち上がりエッジ検出回路で、例え
ば図２（Ａ）或いは図３（Ａ）に示すような回路構成を
有している。図２（Ａ）に示すものは、バイトクロック
パルスByte Clock0 （又はByte Clock1 ）（図２におい
てはＩＮという符号を与えている。）をそのままアンド
回路１０の一方の入力端子に印加し、他方の入力端子に
はバイトクロックパルスByte Clock0 （又はByte Clock
1 ）をインバータ１１により反転し、その反転した信号
Ｄを遅延回路１２により遅延させた信号Ｅを印加してな
る。そして、図２（Ｂ）に示すように、そのアンド回路
１０からバイトクロックパルスByte Clock0 （又はByte
Clock1）の立ち上がり時毎にパルスが発生する出力Ｏ
ＵＴが得られる。尚、遅延回路１２は例えばＣＲを用い
たものであっても良いし、ゲートを適宜な段数縦続接続
したものであっても良い。
lock0 、バイトクロックパルスByteClock1 の立ち上が
りエッジを検出する立ち上がりエッジ検出回路で、例え
ば図２（Ａ）或いは図３（Ａ）に示すような回路構成を
有している。図２（Ａ）に示すものは、バイトクロック
パルスByte Clock0 （又はByte Clock1 ）（図２におい
てはＩＮという符号を与えている。）をそのままアンド
回路１０の一方の入力端子に印加し、他方の入力端子に
はバイトクロックパルスByte Clock0 （又はByte Clock
1 ）をインバータ１１により反転し、その反転した信号
Ｄを遅延回路１２により遅延させた信号Ｅを印加してな
る。そして、図２（Ｂ）に示すように、そのアンド回路
１０からバイトクロックパルスByte Clock0 （又はByte
Clock1）の立ち上がり時毎にパルスが発生する出力Ｏ
ＵＴが得られる。尚、遅延回路１２は例えばＣＲを用い
たものであっても良いし、ゲートを適宜な段数縦続接続
したものであっても良い。
【００１７】また、図３（Ａ）に示すものは、後述する
ＰＬＬシンセサイザ（５）の出力パルスを利用し、クリ
ア付きフリップフロップ回路Ｆ／Ｆ１〜３により図４
（Ｂ）に示すように、バイトクロックパルスByte Clock
0 （又はByte Clock1 図４ではＩＮ）の立ち上がりに
同期してパルスが発生する出力ＯＵＴを得ることができ
る。
ＰＬＬシンセサイザ（５）の出力パルスを利用し、クリ
ア付きフリップフロップ回路Ｆ／Ｆ１〜３により図４
（Ｂ）に示すように、バイトクロックパルスByte Clock
0 （又はByte Clock1 図４ではＩＮ）の立ち上がりに
同期してパルスが発生する出力ＯＵＴを得ることができ
る。
【００１８】尚、本実施の形態では、バイトクロックパ
ルスByte Clock0 、Byte Clock1 の立ち上がりエッジを
検出するようにしているが、必ずしもそれに限定される
ものではなく、立ち下がりエッジを検出するようにして
も良い。
ルスByte Clock0 、Byte Clock1 の立ち上がりエッジを
検出するようにしているが、必ずしもそれに限定される
ものではなく、立ち下がりエッジを検出するようにして
も良い。
【００１９】９は立ち上がりエッジ検出回路８ａ、８ｂ
の出力、を受ける論理和回路で、その出力が周波
数ｆ（Ｈｚ）のバイトクロックパルスとしての役割を果
たす。３はパラレルデータを受け、それをラッチするｎ
個のフリップフロップ回路Ｆ／Ｆからなる入力部で、バ
イトクロックパルス（ｆＨｚ）により駆動される。４
はマルチプレクサで、入力部３からのパラレルデータを
１ビットずつ順番にシリアルに出力する。そのデータレ
ートはｎ・ｆ（ｂｐｓ）である。５はそのマルチプレク
サ４を駆動するビットクロックパルスを発生するＰＬＬ
シンセサイザで、バイトクロックパルスを受け、その
ｎ倍の周波数ｎ・ｆ（Ｈｚ）のビットクロックパルスを
発生する。６はマルチプレクサ４からのシリアルデータ
を出力する出力端子である。
の出力、を受ける論理和回路で、その出力が周波
数ｆ（Ｈｚ）のバイトクロックパルスとしての役割を果
たす。３はパラレルデータを受け、それをラッチするｎ
個のフリップフロップ回路Ｆ／Ｆからなる入力部で、バ
イトクロックパルス（ｆＨｚ）により駆動される。４
はマルチプレクサで、入力部３からのパラレルデータを
１ビットずつ順番にシリアルに出力する。そのデータレ
ートはｎ・ｆ（ｂｐｓ）である。５はそのマルチプレク
サ４を駆動するビットクロックパルスを発生するＰＬＬ
シンセサイザで、バイトクロックパルスを受け、その
ｎ倍の周波数ｎ・ｆ（Ｈｚ）のビットクロックパルスを
発生する。６はマルチプレクサ４からのシリアルデータ
を出力する出力端子である。
【００２０】次に動作説明をする。ｎビット（例えば既
に前段の例えばＣＭ０ＳＩＣにおいて８ｂ／１０ｂ変換
されて現在ｎ＝１０）のパラレルデータが入力端子１か
ら入力される。一方、それと共に、クロックパルス入力
端子２ａからバイトクロックパルスByte Clock0 （周波
数がｆ／２）が、クロックパルス入力端子２ｂからバイ
トクロックパルスByte Clock1 （周波数がｆ／２）が、
それぞれ入力される。すると、そのバイトクロックパル
スByte Clock0 及びByte Clock1 は立ち上がりエッジ検
出回路８ａ、８ｂに入力され、該立ち上がりエッジ検出
回路８ａ、８ｂから、バイトクロックパルスByte Clock
0 の立ち上がりエッジ毎に発生するパルスと、バイト
クロックパルスByte Clock1 の立ち上がりエッジ毎に発
生するパルスとが出力され、そのパルスとが論理
和回路９に入力され、該論理和回路９からバイトクロッ
クパルスが出力される。このバイトクロックパルス
は図５に示した従来のパラレルシリアル変換回路におけ
るバイトクロックパルスに相当するパルスになり、ｎ個
のフリップフロップＦ／Ｆからなる入力部３に駆動用パ
ルスとして印加される。
に前段の例えばＣＭ０ＳＩＣにおいて８ｂ／１０ｂ変換
されて現在ｎ＝１０）のパラレルデータが入力端子１か
ら入力される。一方、それと共に、クロックパルス入力
端子２ａからバイトクロックパルスByte Clock0 （周波
数がｆ／２）が、クロックパルス入力端子２ｂからバイ
トクロックパルスByte Clock1 （周波数がｆ／２）が、
それぞれ入力される。すると、そのバイトクロックパル
スByte Clock0 及びByte Clock1 は立ち上がりエッジ検
出回路８ａ、８ｂに入力され、該立ち上がりエッジ検出
回路８ａ、８ｂから、バイトクロックパルスByte Clock
0 の立ち上がりエッジ毎に発生するパルスと、バイト
クロックパルスByte Clock1 の立ち上がりエッジ毎に発
生するパルスとが出力され、そのパルスとが論理
和回路９に入力され、該論理和回路９からバイトクロッ
クパルスが出力される。このバイトクロックパルス
は図５に示した従来のパラレルシリアル変換回路におけ
るバイトクロックパルスに相当するパルスになり、ｎ個
のフリップフロップＦ／Ｆからなる入力部３に駆動用パ
ルスとして印加される。
【００２１】しかして、パラレルデータ入力端子１から
入力されたパラレルデータはその入力部３に取り込ま
れ、そして、マルチプレクサ４に入力される。そして、
ＰＬＬシンセサイザ５はそのバイトクロックパルスを
受けるとそれに同期してそのｎ倍の周波数ｎ・ｆを有す
るビットクロックパルスを発生しそれによりマルチプレ
クサ４を駆動する。すると、マルチプレクサ４によりｎ
ビットのパラレルデータが１ビットずつシリアルに出力
される。そのデータレートはｎ・ｆ（ｂｐｓ 例えば
１．２５Ｇｂｐｓ）となる。
入力されたパラレルデータはその入力部３に取り込ま
れ、そして、マルチプレクサ４に入力される。そして、
ＰＬＬシンセサイザ５はそのバイトクロックパルスを
受けるとそれに同期してそのｎ倍の周波数ｎ・ｆを有す
るビットクロックパルスを発生しそれによりマルチプレ
クサ４を駆動する。すると、マルチプレクサ４によりｎ
ビットのパラレルデータが１ビットずつシリアルに出力
される。そのデータレートはｎ・ｆ（ｂｐｓ 例えば
１．２５Ｇｂｐｓ）となる。
【００２２】このように、図１に示すパラレルシリアル
変換回路は周波数がｆ／２（Ｈｚ）のクロックパルスを
駆動用パルスとして受け、それに基づいてｆ（Ｈｚ）の
バイトクロックパルスByte Clock0 、Byte Clock1 をつ
くり、更にそれからｆ（Ｈｚ）のバイトクロックパルス
をつくり、これにより入力部３を駆動すると共に、そ
れをＰＬＬシンセサイザ４に印加する。該ＰＬＬシンセ
サイザ４はそのバイトクロックパルスを受けそれに基
づいてそのｎ倍の周波数ｎ・ｆを有するビットクロック
パルスをつくり、そして、ｆ（ｂｐｓ）のデータレート
で入力されるパラレルデータを、ｎ・ｆ（ｂｐｓ）のデ
ータレートでシリアルデータに変換して出力するように
する。
変換回路は周波数がｆ／２（Ｈｚ）のクロックパルスを
駆動用パルスとして受け、それに基づいてｆ（Ｈｚ）の
バイトクロックパルスByte Clock0 、Byte Clock1 をつ
くり、更にそれからｆ（Ｈｚ）のバイトクロックパルス
をつくり、これにより入力部３を駆動すると共に、そ
れをＰＬＬシンセサイザ４に印加する。該ＰＬＬシンセ
サイザ４はそのバイトクロックパルスを受けそれに基
づいてそのｎ倍の周波数ｎ・ｆを有するビットクロック
パルスをつくり、そして、ｆ（ｂｐｓ）のデータレート
で入力されるパラレルデータを、ｎ・ｆ（ｂｐｓ）のデ
ータレートでシリアルデータに変換して出力するように
する。
【００２３】従って、パラレルシリアル変換回路に入力
する駆動用基本クロックパルスはパラレルデータのデー
タレートの半分の周波数でよく、パラレルシリアル変換
回路前段の信号処理回路の動作スピードを従来の半分で
済む。従って、従来だと、パラレルシリアル変換回路前
段の信号処理用ＩＣとして例えばバイポーラＩＣ或いは
ＧａＡｓ半導体ＩＣを用いざるを得なかった場合でも、
本発明の適用によりＣＭＯＳＩＣを用いても差し支えが
ないというケースが多くなる。
する駆動用基本クロックパルスはパラレルデータのデー
タレートの半分の周波数でよく、パラレルシリアル変換
回路前段の信号処理回路の動作スピードを従来の半分で
済む。従って、従来だと、パラレルシリアル変換回路前
段の信号処理用ＩＣとして例えばバイポーラＩＣ或いは
ＧａＡｓ半導体ＩＣを用いざるを得なかった場合でも、
本発明の適用によりＣＭＯＳＩＣを用いても差し支えが
ないというケースが多くなる。
【００２４】ちなみに、インターリーブの手法を用い、
ｆ／２（ｂｐｓ）の駆動周波数で動作する入力部を２個
用い、この２個の入力部２、２にそれぞれパラレルデー
タを入力することとし、そして、バイトクロックパルス
Byte Clock0 により一方の入力部２を、バイトクロック
パルスByte Clock1 により他方の入力部を駆動すること
とし、マルチプレクサ４によりパラレルデータをシフト
してシリアル変換することも考えられ無くはない。この
ようにすると、本実施の形態と同様にパラレルシリアル
変換回路に入力するべき基本パルスの周波数はｆ／２で
済むからである。しかし、このようにパラレルシリアル
変換内でインターリーブの手法を用いると、データのビ
ット幅が２倍になり、フリップフロップの数を２倍にす
る必要がある等、素子数が増え、消費電力の増大を招
き、得策ではない。
ｆ／２（ｂｐｓ）の駆動周波数で動作する入力部を２個
用い、この２個の入力部２、２にそれぞれパラレルデー
タを入力することとし、そして、バイトクロックパルス
Byte Clock0 により一方の入力部２を、バイトクロック
パルスByte Clock1 により他方の入力部を駆動すること
とし、マルチプレクサ４によりパラレルデータをシフト
してシリアル変換することも考えられ無くはない。この
ようにすると、本実施の形態と同様にパラレルシリアル
変換回路に入力するべき基本パルスの周波数はｆ／２で
済むからである。しかし、このようにパラレルシリアル
変換内でインターリーブの手法を用いると、データのビ
ット幅が２倍になり、フリップフロップの数を２倍にす
る必要がある等、素子数が増え、消費電力の増大を招
き、得策ではない。
【００２５】次に、本実施の形態によれば、同じ基本ク
ロックパルスの正相と逆相とを用いるので、その正逆両
相のパルスが変化する（立ち上ったり立ち下ったりす
る）とき発生するノイズが互いに打ち消し合い、従っ
て、その結果としてクロックノイズが非常に小さくなる
ので、好ましい。
ロックパルスの正相と逆相とを用いるので、その正逆両
相のパルスが変化する（立ち上ったり立ち下ったりす
る）とき発生するノイズが互いに打ち消し合い、従っ
て、その結果としてクロックノイズが非常に小さくなる
ので、好ましい。
【００２６】また、正相バイトクロックパルスByte Clo
ck0 と逆相バイトクロックパルスByte Clock1 との間に
スキューが生じ得るが、ＰＬＬシンセサイザの周波数帯
域を、変調周波数ｆ／２に応答しない帯域に設定するこ
ととすれば問題は生じない。図４はそのことを説明する
タイミングチャートである。
ck0 と逆相バイトクロックパルスByte Clock1 との間に
スキューが生じ得るが、ＰＬＬシンセサイザの周波数帯
域を、変調周波数ｆ／２に応答しない帯域に設定するこ
ととすれば問題は生じない。図４はそのことを説明する
タイミングチャートである。
【００２７】即ち、図４に示すようにバイトクロックパ
ルスByte Clock0 と、バイトクロックパルスByte Clock
1 との間にスキューＴｓｋｅｗが生じる可能性がある
が、そのようなスキューＴｓｋｅｗが生じるのは、周期
２Ｔに１回であり、従って、ＰＬＬシンセサイザ５を変
調周波数ｆ／２に応答しない低い周波数帯域に設定する
こととすれば、ＰＬＬシンセサイザの周波数応答帯域を
制限しているループフィルタ等でこのような高い変調周
波数の位相変調を除去してしまい、スキューによる影響
をＰＬＬシンセサイザ５が全く受けないようにできるの
である。
ルスByte Clock0 と、バイトクロックパルスByte Clock
1 との間にスキューＴｓｋｅｗが生じる可能性がある
が、そのようなスキューＴｓｋｅｗが生じるのは、周期
２Ｔに１回であり、従って、ＰＬＬシンセサイザ５を変
調周波数ｆ／２に応答しない低い周波数帯域に設定する
こととすれば、ＰＬＬシンセサイザの周波数応答帯域を
制限しているループフィルタ等でこのような高い変調周
波数の位相変調を除去してしまい、スキューによる影響
をＰＬＬシンセサイザ５が全く受けないようにできるの
である。
【００２８】
【発明の効果】本発明パラレルシリアル変換回路によれ
ば、基本クロックパルスの立ち上がり（或いは立ち下が
り）エッジと、その基本クロックパルスの反転パルスの
立ち上がり（或いは立ち下がり）エッジをそれぞれ検出
し、その検出の度にパルスを発生することができるの
で、そのパルスは基本クロックパルスに同期し、その２
倍の周波数を有するパルスとなり、バイトクロックパル
スとして入力部の制御に用いることができると共に、ビ
ットクロックパルスの発生の元となるパルスとしてパス
ル発生回路に入力することができる。
ば、基本クロックパルスの立ち上がり（或いは立ち下が
り）エッジと、その基本クロックパルスの反転パルスの
立ち上がり（或いは立ち下がり）エッジをそれぞれ検出
し、その検出の度にパルスを発生することができるの
で、そのパルスは基本クロックパルスに同期し、その２
倍の周波数を有するパルスとなり、バイトクロックパル
スとして入力部の制御に用いることができると共に、ビ
ットクロックパルスの発生の元となるパルスとしてパス
ル発生回路に入力することができる。
【００２９】従って、パラレルシリアル変換回路に入力
する駆動用基本クロックパルスはパラレルデータのデー
タレートの半分の周波数でよく、パラレルシリアル変換
回路前段の信号処理回路の動作スピードを従来の半分で
済む。従って、従来だと、パラレルシリアル変換回路前
段の信号処理用ＩＣとして例えばバイポーラＩＣ或いは
ＧａＡｓ半導体ＩＣを用いざるを得なかった場合でも、
本発明の適用によりＣＭＯＳＩＣを用いても差し支えが
ないというケースが多くなる。
する駆動用基本クロックパルスはパラレルデータのデー
タレートの半分の周波数でよく、パラレルシリアル変換
回路前段の信号処理回路の動作スピードを従来の半分で
済む。従って、従来だと、パラレルシリアル変換回路前
段の信号処理用ＩＣとして例えばバイポーラＩＣ或いは
ＧａＡｓ半導体ＩＣを用いざるを得なかった場合でも、
本発明の適用によりＣＭＯＳＩＣを用いても差し支えが
ないというケースが多くなる。
【００３０】そして、同じ基本クロックパルスの正相と
逆相とを用いるので、その正逆両相のパルスが変化する
とき発生するノイズが互いに打ち消し合い、その結果と
してクロックノイズが非常に小さくなり、好ましい。
逆相とを用いるので、その正逆両相のパルスが変化する
とき発生するノイズが互いに打ち消し合い、その結果と
してクロックノイズが非常に小さくなり、好ましい。
【００３１】そして、正相と逆相との間にスキューが生
じ得るが、ＰＬＬシンセサイザの周波数帯域を、変調周
波数ｆ／２に応答しない帯域に設定することとすれば問
題は生じない。というのは、そのようにするとＰＬＬシ
ンセサイザは図４に示すように２Ｔ（Ｔ＝１／ｆ）の周
期で位相変調することになり、ＰＬＬシンセサイザの周
波数応答帯域を制限しているループフィルタ等でこのよ
うな高い変調周波数の位相変調を除去してしまい、スキ
ューが介在しなくなるからである。
じ得るが、ＰＬＬシンセサイザの周波数帯域を、変調周
波数ｆ／２に応答しない帯域に設定することとすれば問
題は生じない。というのは、そのようにするとＰＬＬシ
ンセサイザは図４に示すように２Ｔ（Ｔ＝１／ｆ）の周
期で位相変調することになり、ＰＬＬシンセサイザの周
波数応答帯域を制限しているループフィルタ等でこのよ
うな高い変調周波数の位相変調を除去してしまい、スキ
ューが介在しなくなるからである。
【図１】（Ａ）、（Ｂ）は本発明パラレルシリアル変換
回路の第１の実施の形態を示すもので、（Ａ）は回路ブ
ロック図、（Ｂ）はタイミングチャートである。
回路の第１の実施の形態を示すもので、（Ａ）は回路ブ
ロック図、（Ｂ）はタイミングチャートである。
【図２】（Ａ）、（Ｂ）はパラレルシリアル変換回路の
立ち上がりエッジ検出回路の一例を示すもので、（Ａ）
は回路図、（Ｂ）はタイミングチャートである。
立ち上がりエッジ検出回路の一例を示すもので、（Ａ）
は回路図、（Ｂ）はタイミングチャートである。
【図３】（Ａ）、（Ｂ）はパラレルシリアル変換回路の
立ち上がりエッジ検出回路の別の例を示すもので、
（Ａ）は回路図、（Ｂ）はタイミングチャートである。
立ち上がりエッジ検出回路の別の例を示すもので、
（Ａ）は回路図、（Ｂ）はタイミングチャートである。
【図４】バイトクロックパルスByte Clock0 とByte Clo
ck1 との間にスキューがあってもＰＬＬシンセサイザの
動作に影響を受けないようにすることができることを説
明するためのタイミングチャートである。
ck1 との間にスキューがあってもＰＬＬシンセサイザの
動作に影響を受けないようにすることができることを説
明するためのタイミングチャートである。
【図５】パラレルシリアル変換回路の従来例を示す回路
ブロック図である。
ブロック図である。
３・・・入力部、４・・・マルチプレクサ、５・・・Ｐ
ＬＬシンセサイザ（ビットクロックパルス発生回路）、
７・・・バイトクロックパルスByte Clock0 とByte Clo
ck1 を発生する回路、８ａ、８ｂ・・・立ち上がりエッ
ジ検出回路、９・・・論理和回路。
ＬＬシンセサイザ（ビットクロックパルス発生回路）、
７・・・バイトクロックパルスByte Clock0 とByte Clo
ck1 を発生する回路、８ａ、８ｂ・・・立ち上がりエッ
ジ検出回路、９・・・論理和回路。
Claims (2)
- 【請求項１】 ｎビットのパラレルデータをラッチする
入力部と、該入力部に入力されたｎビットのパラレルデ
ータを１ビットずつシリアルに出力するマルチプレクサ
と、上記入力部を制御するバイトクロックパルスから該
マルチプレクサを制御するビットクロックパルスをつく
るビットクロックパルス発生部とを少なくとも備えたパ
ラレルシリアル変換回路において、 パラレルデータのデータレートの半分の周波数のクロッ
クパルスを受け、その立ち上がり又は立ち下がりエッジ
を検出する第１のエッジ検出部と、 上記クロックパルスの反転パルスを受け、その立ち上が
り又は立ち下がりエッジのうち上記第１のエッジ検出部
が検出するのと同じエッジを検出する第２のエッジ検出
部と、 上記第１及び第２のエッジ検出部の検出出力の論理和を
得る論理和回路と、 を有し、 上記論理和回路の出力パルスをバイトクロックパルスと
して上記入力部及びビットクロックパルス発生部に印加
するようにしてなることを特徴とするパラレルシリアル
変換回路。 - 【請求項２】 ビットクロックパルス発生部がＰＬＬシ
ンセサイザからなり、 その周波数帯域が論理和回路から出力されるバイトクロ
ックパルスの周波数に応答しない低い帯域に設定されて
なることを特徴とする請求項１記載のパラレルシリアル
変換回路
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119166A JPH09307457A (ja) | 1996-05-14 | 1996-05-14 | パラレルシリアル変換回路 |
| US08/848,632 US5798720A (en) | 1996-05-14 | 1997-04-29 | Parallel to serial data converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119166A JPH09307457A (ja) | 1996-05-14 | 1996-05-14 | パラレルシリアル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307457A true JPH09307457A (ja) | 1997-11-28 |
Family
ID=14754552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8119166A Pending JPH09307457A (ja) | 1996-05-14 | 1996-05-14 | パラレルシリアル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5798720A (ja) |
| JP (1) | JPH09307457A (ja) |
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