JPH05189231A - 命令フェッチにおけるエラー処理方式 - Google Patents
命令フェッチにおけるエラー処理方式Info
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- JPH05189231A JPH05189231A JP4005087A JP508792A JPH05189231A JP H05189231 A JPH05189231 A JP H05189231A JP 4005087 A JP4005087 A JP 4005087A JP 508792 A JP508792 A JP 508792A JP H05189231 A JPH05189231 A JP H05189231A
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- 238000003672 processing method Methods 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 5
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- 238000007796 conventional method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 マイクロ・プログラム制御方式における命令
フェッチ時のエラー処理を簡潔にするととも、そのため
のハード・ウェアの構成を簡単にすることができる命令
フェッチにおけるエラー処理方式を提供すること。 【構成】 命令フェッチにおいて、エラーが発生する
と、ステータス２にエラー要因がセットされる。未定義
命令コード発生手段３はステータス２にエラー要因がセ
ットされると所定の未定義命令コードを発生し、制御記
憶部４に与える。制御記憶部４は未定義命令コード発生
手段３が発生する未定義命令コードをアドレスとして、
エラー処理プログラムを呼び出し、エラー処理を行う。
上記構成によれば、マイクロ割込処理を行うためのマイ
クロ・アドレス生成処理が不必要となり、エラー処理を
簡潔に行うことが出来る。
フェッチ時のエラー処理を簡潔にするととも、そのため
のハード・ウェアの構成を簡単にすることができる命令
フェッチにおけるエラー処理方式を提供すること。 【構成】 命令フェッチにおいて、エラーが発生する
と、ステータス２にエラー要因がセットされる。未定義
命令コード発生手段３はステータス２にエラー要因がセ
ットされると所定の未定義命令コードを発生し、制御記
憶部４に与える。制御記憶部４は未定義命令コード発生
手段３が発生する未定義命令コードをアドレスとして、
エラー処理プログラムを呼び出し、エラー処理を行う。
上記構成によれば、マイクロ割込処理を行うためのマイ
クロ・アドレス生成処理が不必要となり、エラー処理を
簡潔に行うことが出来る。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ・プログラム
制御方式の計算機システムに関し、特に、マイクロ・プ
ログラム制御方式における命令フェッチ時のエラー処理
方式に関するものである。
制御方式の計算機システムに関し、特に、マイクロ・プ
ログラム制御方式における命令フェッチ時のエラー処理
方式に関するものである。
【０００２】
【従来の技術】図５は従来の命令フェッチにおけるエラ
ー処理方式を示す図である。同図において、１０１はメ
モリ管理ユニット（以下、ＭＭＵと略記する）、１０２
は主記憶装置、１０３は命令バッファ、１０３ａはオペ
レーション・コード・バッファ（以下、ＯＰコード・バ
ッファと略記する）、１０３ｂはステータス・バッフ
ァ、１０４は制御記憶部、１０５はマイクロ・プログラ
ム・カウンタ、１０６はマイクロ命令レジスタ、１０７
はマルチ・プレクサ（以下、ＭＰＸと略記する）、１０
８はマイクロ割込回路である。
ー処理方式を示す図である。同図において、１０１はメ
モリ管理ユニット（以下、ＭＭＵと略記する）、１０２
は主記憶装置、１０３は命令バッファ、１０３ａはオペ
レーション・コード・バッファ（以下、ＯＰコード・バ
ッファと略記する）、１０３ｂはステータス・バッフ
ァ、１０４は制御記憶部、１０５はマイクロ・プログラ
ム・カウンタ、１０６はマイクロ命令レジスタ、１０７
はマルチ・プレクサ（以下、ＭＰＸと略記する）、１０
８はマイクロ割込回路である。
【０００３】同図において、論理アドレスＩＡ（INSTRU
CTION ADDRES）の示すアドレスはＭＭＵ１０１において
実アドレスに変換され、そのアドレスに対応した命令が
主記憶装置１０２から読み出され命令バッファ１０３の
ＯＰコード・バッファ１０３ａに格納される。命令バッ
ファ１０３のＯＰコード・バッファ１０３ａに格納され
たオペレーション・コード（以下、ＯＰコードと略記す
る）はＭＰＸ１０７を介して制御記憶部１０４に与えら
れ、ＯＰコードを制御記憶部１０４のアドレスとしてマ
イクロ命令が読み出される。
CTION ADDRES）の示すアドレスはＭＭＵ１０１において
実アドレスに変換され、そのアドレスに対応した命令が
主記憶装置１０２から読み出され命令バッファ１０３の
ＯＰコード・バッファ１０３ａに格納される。命令バッ
ファ１０３のＯＰコード・バッファ１０３ａに格納され
たオペレーション・コード（以下、ＯＰコードと略記す
る）はＭＰＸ１０７を介して制御記憶部１０４に与えら
れ、ＯＰコードを制御記憶部１０４のアドレスとしてマ
イクロ命令が読み出される。
【０００４】読み出されたマイクロ命令はマイクロ命令
レジスタ１０６に与えられて、マイクロ・プログラム制
御が行われる。また、マイクロ・プログラム・カウンタ
１０５はマイクロ命令が実行されると、制御記憶部１０
４のアドレスに１を加えて、ＭＰＸを介して制御記憶部
１０４に与え、次のマイクロ命令が読み出される。ここ
で、主記憶装置１０２から命令を読み出し命令バッファ
１０３に格納する際、エラーが発生するとエラー要因が
命令バッファ１０３のステータス・バッファ１０３ｂに
セットされる。マイクロ割込回路１０８はステータス・
バッファ１０３ｂにエラー要因がセットされると、エラ
ー要因に応じたエラー処理ルーチンのマイクロ命令アド
レスを生成して、ＭＰＸ１０７を介して制御記憶部１０
４に与え、エラー処理のためのマイクロ命令を読み出し
てエラー処理を行なわせる。
レジスタ１０６に与えられて、マイクロ・プログラム制
御が行われる。また、マイクロ・プログラム・カウンタ
１０５はマイクロ命令が実行されると、制御記憶部１０
４のアドレスに１を加えて、ＭＰＸを介して制御記憶部
１０４に与え、次のマイクロ命令が読み出される。ここ
で、主記憶装置１０２から命令を読み出し命令バッファ
１０３に格納する際、エラーが発生するとエラー要因が
命令バッファ１０３のステータス・バッファ１０３ｂに
セットされる。マイクロ割込回路１０８はステータス・
バッファ１０３ｂにエラー要因がセットされると、エラ
ー要因に応じたエラー処理ルーチンのマイクロ命令アド
レスを生成して、ＭＰＸ１０７を介して制御記憶部１０
４に与え、エラー処理のためのマイクロ命令を読み出し
てエラー処理を行なわせる。
【０００５】ところで、上記した従来のエラー処理方式
においては、エラー発生時、エラー処理のためのマイク
ロ命令格納アドレスを生成する処理およびマイクロ割込
処理が必要であり、エラー発生時の処理が複雑であると
ともに、ハード・ウェア構成が複雑になるという欠点が
あった。
においては、エラー発生時、エラー処理のためのマイク
ロ命令格納アドレスを生成する処理およびマイクロ割込
処理が必要であり、エラー発生時の処理が複雑であると
ともに、ハード・ウェア構成が複雑になるという欠点が
あった。
【０００６】
【発明が解決しようとする課題】本発明は上記した従来
方式の欠点を改善するためになされたものであって、マ
イクロ・プログラム制御方式における命令フェッチ時の
エラー処理を簡潔にするとともに、そのためのハード・
ウェアの構成を簡単にすることができる命令フェッチに
おけるエラー処理方式を提供することを目的とする。
方式の欠点を改善するためになされたものであって、マ
イクロ・プログラム制御方式における命令フェッチ時の
エラー処理を簡潔にするとともに、そのためのハード・
ウェアの構成を簡単にすることができる命令フェッチに
おけるエラー処理方式を提供することを目的とする。
【０００７】
【課題を解決するための手段】図１および図２は本発明
の原理ブロック図である。本発明の請求項１の発明は、
図１に示すように、主記憶部より読み出した命令を命令
バッファ１に格納し、命令バッファ１に格納されたオペ
レーション・コードをアドレスとして制御記憶部４より
マイクロ命令を読み出しマイクロ処理を実行するマイク
ロ制御方式の命令フェッチにおけるエラー処理方式にお
いて、命令フェッチにおいてエラーが発生し命令バッフ
ァ１のステータス２にエラー要因がセットされたときに
所定の未定義命令コードを発生する未定義命令コード発
生手段３を設ける。
の原理ブロック図である。本発明の請求項１の発明は、
図１に示すように、主記憶部より読み出した命令を命令
バッファ１に格納し、命令バッファ１に格納されたオペ
レーション・コードをアドレスとして制御記憶部４より
マイクロ命令を読み出しマイクロ処理を実行するマイク
ロ制御方式の命令フェッチにおけるエラー処理方式にお
いて、命令フェッチにおいてエラーが発生し命令バッフ
ァ１のステータス２にエラー要因がセットされたときに
所定の未定義命令コードを発生する未定義命令コード発
生手段３を設ける。
【０００８】そして、命令フェッチにおいて、エラーが
発生し、ステータス２にエラー要因がセットされると未
定義命令コード発生手段３は未定義命令コードを発生す
る。制御記憶部４は未定義命令コード発生手段３が発生
する未定義命令コードをアドレスとして、エラー処理プ
ログラムを呼び出し、エラー処理を行う。請求項２の発
明は請求項１の発明において、命令バッファ１に未定義
命令コードが格納されたことを検出する未定義命令コー
ド検出手段５を設ける。
発生し、ステータス２にエラー要因がセットされると未
定義命令コード発生手段３は未定義命令コードを発生す
る。制御記憶部４は未定義命令コード発生手段３が発生
する未定義命令コードをアドレスとして、エラー処理プ
ログラムを呼び出し、エラー処理を行う。請求項２の発
明は請求項１の発明において、命令バッファ１に未定義
命令コードが格納されたことを検出する未定義命令コー
ド検出手段５を設ける。
【０００９】そして、未定義命令コード検出手段５によ
り未定義命令コードが検出された場合に未定義命令コー
ド発生手段３より第２の所定の未定義命令コードを発生
し、未定義命令コード発生手段３の出力する第２の未定
義命令コードをアドレスとして、制御記憶部４より所定
の処理プログラムを呼び出し実行する。本発明の請求項
３の発明は、図２に示すように、主記憶部より読み出し
た命令を命令バッファ１に格納し、命令バッファ１に格
納されたオペレーション・コードをアドレスとして制御
記憶部４よりマイクロ命令を読み出しマイクロ処理を実
行するマイクロ制御方式の命令フェッチにおけるエラー
処理方式において、命令フェッチにおいてエラーが発生
したときにエラー要因がセットされるステータス２の出
力信号を制御記憶部４に与える。
り未定義命令コードが検出された場合に未定義命令コー
ド発生手段３より第２の所定の未定義命令コードを発生
し、未定義命令コード発生手段３の出力する第２の未定
義命令コードをアドレスとして、制御記憶部４より所定
の処理プログラムを呼び出し実行する。本発明の請求項
３の発明は、図２に示すように、主記憶部より読み出し
た命令を命令バッファ１に格納し、命令バッファ１に格
納されたオペレーション・コードをアドレスとして制御
記憶部４よりマイクロ命令を読み出しマイクロ処理を実
行するマイクロ制御方式の命令フェッチにおけるエラー
処理方式において、命令フェッチにおいてエラーが発生
したときにエラー要因がセットされるステータス２の出
力信号を制御記憶部４に与える。
【００１０】そして、命令フェッチにおいてエラーが発
生した場合、上記ステータス２の出力信号に基づき制御
記憶部４のエラー処理プログラムを呼び出し、エラー処
理を行う。
生した場合、上記ステータス２の出力信号に基づき制御
記憶部４のエラー処理プログラムを呼び出し、エラー処
理を行う。
【００１１】
【作用】図１の請求項１の発明において、命令フェッチ
において、エラーが発生すると、ステータス２にエラー
要因がセットされる。未定義命令コード発生手段３はス
テータス２にエラー要因がセットされると所定の未定義
命令コードを発生し、制御記憶部４に与える。制御記憶
部４は未定義命令コード発生手段３が発生する未定義命
令コードをアドレスとして、エラー処理プログラムを呼
び出し、エラー処理を行う。
において、エラーが発生すると、ステータス２にエラー
要因がセットされる。未定義命令コード発生手段３はス
テータス２にエラー要因がセットされると所定の未定義
命令コードを発生し、制御記憶部４に与える。制御記憶
部４は未定義命令コード発生手段３が発生する未定義命
令コードをアドレスとして、エラー処理プログラムを呼
び出し、エラー処理を行う。
【００１２】図１の請求項１の発明によれば、マイクロ
割込処理を行うためのマイクロ・アドレス生成処理が不
必要となり、エラー処理を簡潔に行うことが出来る。ま
た、ＯＰコードの未使用コード（未定義命令コード）に
制御記憶部１４のエラー処理アドレスを対応させている
ので、エラー処理のためのアドレス・ラインを余分に設
ける必要がなく、ハード・ウェアの構成を簡単にするこ
とができる。
割込処理を行うためのマイクロ・アドレス生成処理が不
必要となり、エラー処理を簡潔に行うことが出来る。ま
た、ＯＰコードの未使用コード（未定義命令コード）に
制御記憶部１４のエラー処理アドレスを対応させている
ので、エラー処理のためのアドレス・ラインを余分に設
ける必要がなく、ハード・ウェアの構成を簡単にするこ
とができる。
【００１３】また、請求項２の発明のように、未定義命
令コード検出部５を設け、未定義命令コード検出時、第
２の未定義命令コードを発生しそれに対応した処理を実
行するように構成することにより、エラーの発生により
未定義命令コード発生部３が未定義命令コードを発生し
た場合と、プログラムの暴走などにより命令バッファ１
が未定義命令コードを出力した場合を弁別することがで
きる。
令コード検出部５を設け、未定義命令コード検出時、第
２の未定義命令コードを発生しそれに対応した処理を実
行するように構成することにより、エラーの発生により
未定義命令コード発生部３が未定義命令コードを発生し
た場合と、プログラムの暴走などにより命令バッファ１
が未定義命令コードを出力した場合を弁別することがで
きる。
【００１４】図２の請求項３の発明によれば、命令フェ
ッチにおいてエラーが発生したときにエラー要因がセッ
トされるステータス２の出力信号を制御記憶部４に与
え、エラー処理を行っているので、マイクロ割込処理を
行うためのマイクロ・アドレス生成処理が不必要とな
り、エラー処理を簡潔に行うことが出来る。
ッチにおいてエラーが発生したときにエラー要因がセッ
トされるステータス２の出力信号を制御記憶部４に与
え、エラー処理を行っているので、マイクロ割込処理を
行うためのマイクロ・アドレス生成処理が不必要とな
り、エラー処理を簡潔に行うことが出来る。
【００１５】
【実施例】図３は本発明の第１の実施例を示す図であ
る。同図において、１１はＭＭＵ、１２は主記憶装置、
１３は命令バッファ、１３ａはＯＰコード・バッファ、
１３ｂはステータス・バッファ、１４は制御記憶部、１
５はマイクロ・プログラム・カウンタ、１６はマイクロ
命令レジスタ、１７はＭＰＸ、１８は未定義命令コード
検出部、１９は未定義命令コード発生部である。
る。同図において、１１はＭＭＵ、１２は主記憶装置、
１３は命令バッファ、１３ａはＯＰコード・バッファ、
１３ｂはステータス・バッファ、１４は制御記憶部、１
５はマイクロ・プログラム・カウンタ、１６はマイクロ
命令レジスタ、１７はＭＰＸ、１８は未定義命令コード
検出部、１９は未定義命令コード発生部である。
【００１６】図３は図５の従来例と較べ、マイクロ割込
回路１０８が除去されており、未定義命令コード検出部
１８、未定義命令コード発生部１９が付加されている点
で相違しその他は図５とほぼ同様の構成を持っている。
図３における未定義命令コード検出部１８はＯＰコード
・バッファ１３ａより読み出されたＯＰコードが未定義
命令コードである場合を検出する手段である。ここで、
未定義命令コードとはＯＰコードとして定義されていな
いコード、すなわち、ＯＰコードとして使用されていな
いコードを意味し、通常は、例えば、プログラムが暴走
した場合などに発生する。
回路１０８が除去されており、未定義命令コード検出部
１８、未定義命令コード発生部１９が付加されている点
で相違しその他は図５とほぼ同様の構成を持っている。
図３における未定義命令コード検出部１８はＯＰコード
・バッファ１３ａより読み出されたＯＰコードが未定義
命令コードである場合を検出する手段である。ここで、
未定義命令コードとはＯＰコードとして定義されていな
いコード、すなわち、ＯＰコードとして使用されていな
いコードを意味し、通常は、例えば、プログラムが暴走
した場合などに発生する。
【００１７】また、未定義命令コード発生部１９は、エ
ラーが発生しエラー要因が命令バッファ１３のステータ
ス・バッファ１３ｂにセットされている場合および未定
義命令コード検出部１８が未定義命令コードを検出した
場合、それぞれ第１および第２の所定の未定義命令コー
ド信号を発生する手段であり、エラーが発生していない
場合あるいは、未定義命令コードが検出されない場合に
は、ＯＰコード・バッファ１３ａより読み出されたＯＰ
コードをそのままＭＰＸ１７を介して制御記憶部１４に
与える。
ラーが発生しエラー要因が命令バッファ１３のステータ
ス・バッファ１３ｂにセットされている場合および未定
義命令コード検出部１８が未定義命令コードを検出した
場合、それぞれ第１および第２の所定の未定義命令コー
ド信号を発生する手段であり、エラーが発生していない
場合あるいは、未定義命令コードが検出されない場合に
は、ＯＰコード・バッファ１３ａより読み出されたＯＰ
コードをそのままＭＰＸ１７を介して制御記憶部１４に
与える。
【００１８】また、図３の制御記憶部１４の上記第１の
所定の未定義命令コードに対応したアドレスにはエラー
処理プログラムが格納されている。また、制御記憶部１
４の上記第２の所定の未定義命令コードに対応したアド
レスには未定義命令コード検出時の処理プログラムが格
納されている。例えば、ＯＰコードが８ビットで構成さ
れ、ＯＰコードとして定義されていない未定義命令コー
ドが、１６進表記で｛’０３’，’８０’，’ＦＦ’｝
の３種類存在する場合、これらの未定義命令コードの内
｛’ＦＦ’｝をエラー処理に割り当てる。そして、エラ
ーが発生しエラー要因が命令バッファ１３のステータス
・バッファ１３ｂにセットされると、未定義命令コード
発生部１９は上記未定義命令コード｛’ＦＦ’｝を発生
する。
所定の未定義命令コードに対応したアドレスにはエラー
処理プログラムが格納されている。また、制御記憶部１
４の上記第２の所定の未定義命令コードに対応したアド
レスには未定義命令コード検出時の処理プログラムが格
納されている。例えば、ＯＰコードが８ビットで構成さ
れ、ＯＰコードとして定義されていない未定義命令コー
ドが、１６進表記で｛’０３’，’８０’，’ＦＦ’｝
の３種類存在する場合、これらの未定義命令コードの内
｛’ＦＦ’｝をエラー処理に割り当てる。そして、エラ
ーが発生しエラー要因が命令バッファ１３のステータス
・バッファ１３ｂにセットされると、未定義命令コード
発生部１９は上記未定義命令コード｛’ＦＦ’｝を発生
する。
【００１９】また、未定義命令コード検出部１８が未定
義命令コードを検出した場合には、未定義命令コード発
生部１９は上記未定義命令コードの内｛’８０’｝を発
生する。一方、制御記憶部１４のアドレス｛’ＦＦ’｝
にはエラー処理プログラムが格納されており、未定義命
令コード発生部１９が上記未定義命令コード｛’Ｆ
Ｆ’｝を発生すると、アドレス｛’ＦＦ’｝のエラー処
理プログラムが呼び出され実行される。また、制御記憶
部１４のアドレス｛’８０’｝には未定義命令コード検
出時の処理プログラムが格納されており、未定義命令コ
ード発生部１９が上記未定義命令コード｛’８０’｝を
発生すると、アドレス｛’８０’｝の処理プログラムが
呼び出され実行される。
義命令コードを検出した場合には、未定義命令コード発
生部１９は上記未定義命令コードの内｛’８０’｝を発
生する。一方、制御記憶部１４のアドレス｛’ＦＦ’｝
にはエラー処理プログラムが格納されており、未定義命
令コード発生部１９が上記未定義命令コード｛’Ｆ
Ｆ’｝を発生すると、アドレス｛’ＦＦ’｝のエラー処
理プログラムが呼び出され実行される。また、制御記憶
部１４のアドレス｛’８０’｝には未定義命令コード検
出時の処理プログラムが格納されており、未定義命令コ
ード発生部１９が上記未定義命令コード｛’８０’｝を
発生すると、アドレス｛’８０’｝の処理プログラムが
呼び出され実行される。
【００２０】次ぎに図３の実施例に動作について説明す
る。命令のフェッチ時にエラーが発生していない場合
は、図５に示した従来例と同様に、論理アドレスＩＡ
（INSTRUCTION ADDRES）の示すアドレスはＭＭＵ１１に
おいて実アドレスに変換され、そのアドレスに対応した
命令が主記憶装置１２から読み出され命令バッファ１３
のＯＰコード・バッファ１３ａに格納される。
る。命令のフェッチ時にエラーが発生していない場合
は、図５に示した従来例と同様に、論理アドレスＩＡ
（INSTRUCTION ADDRES）の示すアドレスはＭＭＵ１１に
おいて実アドレスに変換され、そのアドレスに対応した
命令が主記憶装置１２から読み出され命令バッファ１３
のＯＰコード・バッファ１３ａに格納される。
【００２１】命令バッファ１３のＯＰコード・バッファ
１３ａに格納されたＯＰコードはＭＰＸ１７を介して制
御記憶部１４に与えられ、ＯＰコードを制御記憶部１４
のアドレスとしてマイクロ命令が読み出される。読み出
されたマイクロ命令はマイクロ命令レジスタ１６に与え
られて、マイクロ・プログラム制御が行われる。また、
マイクロ・プログラム・カウンタ１５はマイクロ命令が
実行されると、制御記憶部１４のアドレスに１を加え
て、ＭＰＸを介して制御記憶部１４に与え、次のマイク
ロ命令が読み出される。
１３ａに格納されたＯＰコードはＭＰＸ１７を介して制
御記憶部１４に与えられ、ＯＰコードを制御記憶部１４
のアドレスとしてマイクロ命令が読み出される。読み出
されたマイクロ命令はマイクロ命令レジスタ１６に与え
られて、マイクロ・プログラム制御が行われる。また、
マイクロ・プログラム・カウンタ１５はマイクロ命令が
実行されると、制御記憶部１４のアドレスに１を加え
て、ＭＰＸを介して制御記憶部１４に与え、次のマイク
ロ命令が読み出される。
【００２２】ここで、主記憶装置１２から命令を読み出
し命令バッファ１３に格納する際、エラーが発生すると
エラー要因が命令バッファ１３のステータス・バッファ
１３ｂにセットされる。未定義命令コード発生部１９は
ステータス・バッファ１３ｂにエラー要因がセットされ
ると、第１の所定の未定義命令コード（例えば、｛’Ｆ
Ｆ’｝）を発生する。この未定義命令コードはＭＰＸ１
７を介して制御記憶部１４に与えられ、上記した第１の
未定義命令コードに対応したアドレスのエラー処理プロ
グラムが呼び出されて実行される。
し命令バッファ１３に格納する際、エラーが発生すると
エラー要因が命令バッファ１３のステータス・バッファ
１３ｂにセットされる。未定義命令コード発生部１９は
ステータス・バッファ１３ｂにエラー要因がセットされ
ると、第１の所定の未定義命令コード（例えば、｛’Ｆ
Ｆ’｝）を発生する。この未定義命令コードはＭＰＸ１
７を介して制御記憶部１４に与えられ、上記した第１の
未定義命令コードに対応したアドレスのエラー処理プロ
グラムが呼び出されて実行される。
【００２３】また、プログラムの暴走などにより、命令
バッファ１３のＯＰコード・バッファ１３ａに未定義命
令コードがセットされると、未定義命令コード検出部１
８が出力を発生し、未定義命令コード発生部１９は第２
の所定の未定義命令コード（例えば｛’８０’｝）を発
生する。この未定義命令コードはＭＰＸ１７を介して制
御記憶部１４に与えられ、上記した第２の未定義命令コ
ードに対応したアドレスの処理プログラムが呼び出され
て実行される。
バッファ１３のＯＰコード・バッファ１３ａに未定義命
令コードがセットされると、未定義命令コード検出部１
８が出力を発生し、未定義命令コード発生部１９は第２
の所定の未定義命令コード（例えば｛’８０’｝）を発
生する。この未定義命令コードはＭＰＸ１７を介して制
御記憶部１４に与えられ、上記した第２の未定義命令コ
ードに対応したアドレスの処理プログラムが呼び出され
て実行される。
【００２４】未定義命令コード検出部１８を設け、未定
義命令コード検出時、第２の未定義命令コードを発生し
それに対応した処理を実行するように構成することによ
り、エラーの発生により未定義命令コード発生部１９が
未定義命令コードを発生した場合と、プログラムの暴走
などによりＯＰコード・バッファ１３ａより未定義命令
コードが出力された場合を弁別することができる。
義命令コード検出時、第２の未定義命令コードを発生し
それに対応した処理を実行するように構成することによ
り、エラーの発生により未定義命令コード発生部１９が
未定義命令コードを発生した場合と、プログラムの暴走
などによりＯＰコード・バッファ１３ａより未定義命令
コードが出力された場合を弁別することができる。
【００２５】本実施例は上記のようにエラー検出時、未
定義命令コードを制御記憶部に出力しエラー処理を行う
ように構成したので、従来例におけるマイクロ割込回路
が不必要となるとともに、マイクロ割込処理を行うため
のマイクロ・アドレス生成処理が不必要となり、エラー
処理を簡潔に行うことが出来る。また、ＯＰコードの未
使用コード（未定義命令コード）に制御記憶部１４のエ
ラー処理アドレスを対応させているので、エラー処理の
ためのアドレス・ラインを設けることなくエラー処理を
行うことができ、ハード・ウェアの構成を簡単にするこ
とができる。
定義命令コードを制御記憶部に出力しエラー処理を行う
ように構成したので、従来例におけるマイクロ割込回路
が不必要となるとともに、マイクロ割込処理を行うため
のマイクロ・アドレス生成処理が不必要となり、エラー
処理を簡潔に行うことが出来る。また、ＯＰコードの未
使用コード（未定義命令コード）に制御記憶部１４のエ
ラー処理アドレスを対応させているので、エラー処理の
ためのアドレス・ラインを設けることなくエラー処理を
行うことができ、ハード・ウェアの構成を簡単にするこ
とができる。
【００２６】なお、上記実施例においては、エラー発生
時に出力される未定義命令コードが１種類である場合に
ついて説明したが、ステータス・バッファ１３ｂに複数
のエラー要因がセットされる場合には、それに応じて複
数の未定義命令コードを割り当て、エラー要因に対応し
た処理を実行することができる。図４は本発明の第２の
実施例を示す図である。同図ａはその構成の一部を示し
たものであり、同図ａに示した部分以外の構成は図３に
示したものと同様の構成を持ち、図３と同一の構成要素
には同一の符号が付されている。また、同図ｂは同図ａ
の動作を説明する図である。
時に出力される未定義命令コードが１種類である場合に
ついて説明したが、ステータス・バッファ１３ｂに複数
のエラー要因がセットされる場合には、それに応じて複
数の未定義命令コードを割り当て、エラー要因に対応し
た処理を実行することができる。図４は本発明の第２の
実施例を示す図である。同図ａはその構成の一部を示し
たものであり、同図ａに示した部分以外の構成は図３に
示したものと同様の構成を持ち、図３と同一の構成要素
には同一の符号が付されている。また、同図ｂは同図ａ
の動作を説明する図である。
【００２７】本実施例は、ＯＰコード・バッファ１３ａ
の出力に加えて、ステータス・バッファ１３ｂの出力を
ＭＰＸ１７に加えるように構成したものであり、例え
ば、ＯＰコードが８ビットで、ステータス・バッファ１
３ｂの出力が１ビットの場合には、同図に示すように、
ＭＰＸ１７には、９ビットの信号が加わる。そして、命
令フェッチ時にエラーが発生し、エラー要因がステータ
ス・バッファ１３ｂにセットされると、図４ｂに示すよ
うに、制御記憶部１４のアドレス（図４ｂのＣＳアドレ
ス）の先頭ビットにエラー信号がセットされる。
の出力に加えて、ステータス・バッファ１３ｂの出力を
ＭＰＸ１７に加えるように構成したものであり、例え
ば、ＯＰコードが８ビットで、ステータス・バッファ１
３ｂの出力が１ビットの場合には、同図に示すように、
ＭＰＸ１７には、９ビットの信号が加わる。そして、命
令フェッチ時にエラーが発生し、エラー要因がステータ
ス・バッファ１３ｂにセットされると、図４ｂに示すよ
うに、制御記憶部１４のアドレス（図４ｂのＣＳアドレ
ス）の先頭ビットにエラー信号がセットされる。
【００２８】一方、制御記憶部１４の対応したアドレス
には、エラー処理プログラムが格納されており、図４ｂ
のＣＳアドレスの先頭ビットにエラー信号がセットされ
ると、エラー処理プログラムが呼び出されエラー処理が
実行される。本実施例においては、上記のように構成し
たので、従来例におけるマイクロ割込回路が不必要とな
るとともに、マイクロ割込処理を行うためのマイクロ・
アドレス生成処理が不必要となり、エラー処理を簡潔に
行うことが出来る。
には、エラー処理プログラムが格納されており、図４ｂ
のＣＳアドレスの先頭ビットにエラー信号がセットされ
ると、エラー処理プログラムが呼び出されエラー処理が
実行される。本実施例においては、上記のように構成し
たので、従来例におけるマイクロ割込回路が不必要とな
るとともに、マイクロ割込処理を行うためのマイクロ・
アドレス生成処理が不必要となり、エラー処理を簡潔に
行うことが出来る。
【００２９】なお、ステータス・バッファ１３ｂに複数
のエラー要因がセットされる場合には、それに応じて制
御記憶部１４のアドレスのビット数を増加し、エラー要
因に対応したエラー処理を行うことができる。
のエラー要因がセットされる場合には、それに応じて制
御記憶部１４のアドレスのビット数を増加し、エラー要
因に対応したエラー処理を行うことができる。
【００３０】
【発明の効果】以上説明したことから明らかなように、
本発明においては、従来例におけるマイクロ割込回路が
不必要となるとともに、マイクロ割込処理を行うための
マイクロ・アドレス生成処理が不必要となり、エラー処
理を簡潔に行うことが出来る。特に、本発明の請求項１
の発明によれば、ＯＰコードの未使用コード（未定義命
令コード）に制御記憶部１４のエラー処理アドレスを対
応させているので、制御記憶部１４にエラー処理のため
のアドレス・ラインを余分に設けることなくエラー処理
を行うことができ、ハード・ウェアの構成を簡単にする
ことができる。
本発明においては、従来例におけるマイクロ割込回路が
不必要となるとともに、マイクロ割込処理を行うための
マイクロ・アドレス生成処理が不必要となり、エラー処
理を簡潔に行うことが出来る。特に、本発明の請求項１
の発明によれば、ＯＰコードの未使用コード（未定義命
令コード）に制御記憶部１４のエラー処理アドレスを対
応させているので、制御記憶部１４にエラー処理のため
のアドレス・ラインを余分に設けることなくエラー処理
を行うことができ、ハード・ウェアの構成を簡単にする
ことができる。
【図１】本発明の原理図である。
【図２】本発明の原理図である。
【図３】本発明の第１の実施例を示す図である。
【図４】本発明の第２の実施例を示す図である。
【図５】従来例を示す図である。
１１ ＭＭＵ １２ 主記憶装置 １，１３ 命令バッファ １３ａ ＯＰコード・バッファ １３ｂ ステータス・バッファ ４，１４ 制御記憶部 １５ マイクロ・プログラム・カウンタ １６ マイクロ命令レジスタ １７ ＭＰＸ ５．１８ 未定義命令コード検出部 ３，１９ 未定義命令コード発生部
Claims (3)
- 【請求項１】 主記憶部より読み出した命令を命令バッ
ファ(1) に格納し、命令バッファ(1) に格納されたオペ
レーション・コードをアドレスとして制御記憶部(4) よ
りマイクロ命令を読み出しマイクロ処理を実行するマイ
クロ制御方式の命令フェッチにおけるエラー処理方式に
おいて、 命令フェッチにおいてエラーが発生し命令バッファ(1)
のステータス(2) にエラー要因がセットされたときに所
定の未定義命令コードを発生する未定義命令コード発生
手段(3) を設け、 未定義命令コード発生手段(3) の出力する未定義命令コ
ードをアドレスとして、制御記憶部(4) よりエラー処理
プログラムを呼び出し実行することにより、エラー処理
を行うことを特徴とする命令フェッチにおけるエラー処
理方式。 - 【請求項２】 命令バッファ(1) に未定義命令コードが
格納されたことを検出する未定義命令コード検出手段
(5) を設け、 未定義命令コード検出手段(5) により未定義命令コード
が検出されたとき、未定義命令コード発生手段(3) より
第２の所定の未定義命令コードを発生し、 未定義命令コード発生手段(3) の出力する第２の未定義
命令コードをアドレスとして、制御記憶部(4) より所定
の処理プログラムを呼び出し実行することを特徴とする
請求項１の命令フェッチにおけるエラー処理方式。 - 【請求項３】 主記憶部より読み出した命令を命令バッ
ファ(1) に格納し、命令バッファ(1) に格納されたオペ
レーション・コードをアドレスとして制御記憶部(4) よ
りマイクロ命令を読み出しマイクロ処理を実行するマイ
クロ制御方式の命令フェッチにおけるエラー処理方式に
おいて、 命令フェッチにおいてエラーが発生したときにエラー要
因がセットされるステータス(2) の出力信号を制御記憶
部(4) に与え、 命令フェッチにおいてエラーが発生した場合、上記ステ
ータス(2) の出力信号に基づき制御記憶部(4) のエラー
処理プログラムを呼び出し実行することにより、エラー
処理を行うことを特徴とする命令フェッチにおけるエラ
ー処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00508792A JP3157242B2 (ja) | 1992-01-14 | 1992-01-14 | マイクロ・プログラム制御におけるエラー処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00508792A JP3157242B2 (ja) | 1992-01-14 | 1992-01-14 | マイクロ・プログラム制御におけるエラー処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189231A true JPH05189231A (ja) | 1993-07-30 |
| JP3157242B2 JP3157242B2 (ja) | 2001-04-16 |
Family
ID=11601613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00508792A Expired - Fee Related JP3157242B2 (ja) | 1992-01-14 | 1992-01-14 | マイクロ・プログラム制御におけるエラー処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157242B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217070A (ja) * | 2007-02-28 | 2008-09-18 | Fujitsu Ltd | コンピュータシステム及びメモリシステム |
| JP2013539574A (ja) * | 2010-08-11 | 2013-10-24 | アーム・リミテッド | 不正なモード変更の操作 |
-
1992
- 1992-01-14 JP JP00508792A patent/JP3157242B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217070A (ja) * | 2007-02-28 | 2008-09-18 | Fujitsu Ltd | コンピュータシステム及びメモリシステム |
| US8423834B2 (en) | 2007-02-28 | 2013-04-16 | Fujitsu Semiconductor Limited | Computer system and memory system |
| JP2013539574A (ja) * | 2010-08-11 | 2013-10-24 | アーム・リミテッド | 不正なモード変更の操作 |
| US8959318B2 (en) | 2010-08-11 | 2015-02-17 | Arm Limited | Illegal mode change handling |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3157242B2 (ja) | 2001-04-16 |
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Legal Events
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|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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