JPS60193047A - マイクロプログラムのロ−ドチエツク方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はマイクロプログラムのロードチェック方式、特
に、バス接続された複数プロセッサの１つに他のプロセ
ッサの指示によってパリティ付マイクロプログラムをロ
ードするときのマイクロプログラムのロードチェック方
式に関する。

〔技術の背景〕　・ 一般に、マイクロプログラム制御方式によるデ−タ処理
装置（以下プロセッサと記す）においては、マイクロプ
ログラムを格納するための制御記憶としてＲＯＭを使用
する場合と几ＡＭを用いる場合とがある。ＲＡＭを用い
る狙いはシステムに柔軟性を与えることにめり、よく行
なわれる。

しかし、ＩＬＡＭは一般の論理素子に比べて４６頼性が
低い。いうまでもなく、マイクロプログラムの信頼性は
システムにとっては極め１型費であり、マイクロプログ
ラムが制御記憶に真正に書き込まれかつ軌み出される必
要がある６、制御記憶としてＲＡＭを使用するときには
、マイクロプログラムはシステムイニシャリゼイシコン
時に、他のプロセッサからの指示によってロードされる
のが一般的であるが、このときにマイクロプログラムの
ロードチェックが行なわる。

〔従来技術〕

従来のこの種のマイクロプログラムのロードチェックは
、マイクロ命令にパリティビットを付加しておき、ＲＡ
Ｍにマイクロ命令単位で書き込むごとに書き込んだマイ
クロ命令を読み出し、このときにパリティチェックをし
て行なっている。パリティチェックの結果によって、パ
リティ誤りが検出されると、プロセッサは動作を停止す
るか、または、パリティ誤りを検出したことを上位装置
に報告する。

このような従来方式では、パリティ誤りを検出したこと
とそのときのＲＡＭのアドレスとを知り得るのみであり
、マイクロ命令のどのビットが誤ったのかを知ることは
困難であり、誤り処理上支障をきたすという欠点がある
。

〔発明の目的〕

本発明の目的は、僅少なハードウェアを追加するだけで
上記欠点を排除し、マイクロプログラムのロード時にパ
リティ１りが検出されると、そのマイクロ命伶の誤りビ
ット情報を検出することによって、パリティ誤りの詐細
な情報を得、誤り処理上の決定的な資料とすることをこ
める。

〔発明の構成〕

本発明の方式は、バス接続された複数プロセッサの１つ
に他のプロセッサの指示によってパリティ付マイクロプ
ログラムをｐ−ドするときのマイクロプログラムのロー
ドチェック方式において、マイクロプログラム制御方式
のプロセッサ、ごとに、前記バスから該プロセッサに入
力するデータを保持するレジスタと、 前記マイクロプログラムが前記レジスタを介して臂イク
ロ命令単位に書き込まれる制御記憶と、前記１込ごとに
前記制御記憶から読み出されるマイクロ命令を保持する
マイクロ命令レジスタと、該マイクロ命令レジスタに前
記マイク日命令が入力するととパリティチェックを行な
うパリティチェック回路と、 前記パリティチェックの結果によってパリティ誤りが検
出されると前記レジスタと前言１シマイクロ命令レジス
タの各々が保持するマイクロ命令に対して排他的論理和
演算回路 とを誤け、前記排他的論理和演算か行なわれるまで前照
レジスタと前記マイクロ命令レジスタは同一のマイク四
命令ステップに対応するマイクロ命令を保持するように
前記ロード指示を行なうように前記り一ド指示を行なう
ようにしたことを特徴とする。

〔実施例〕

次に本発明の実施例について図面を参照して詳細に説明
する。

第１図は本発明の一実雄側を示すブロック図である。第
１図を参照すると、本実施例は、デコーダＤＥＣと、ア
ドレス発生回路ＡＤＤ　と、レジスタＢＥＧと、ＲＡＭ
で構成されたＩｌ、御記憬ｃｓと、マイクロ命令レジス
タＭＩＲと、パリティチック回路ＰＣと、パリティエラ
ー発生回路ＰＥと、２つの切替ＢＭｘ１および′Ｍｘ２
．と、演舞器ＡＬＵと、演舞制御回路ＡＬＣと、レザス
タフアイルＲＦと、更勅停止回路ＤＴと、バッファ回路
ＢＦとからなるマイクロプログラム制御方式のプロセッ
サＵ１と、プロセッサＵ２と、メインメモリＭＭとがバ
スＢＵＳに接続されている。。

バスＢＵ８のデータは、マイクロプログラムも含めて、
プロセッサＵ１においてはレジスタＲＥＧを介して内部
に取り込まれる。制り１記５ｃｓはマイクロプログラム
を格納するためのＲＡＭであり、そのアドレスはアドレ
ス発生回路Ａｉ）Ｄが発生する。アドレス発生口％ＡＤ
Ｄｆ−Ｊ、プロセッサＵ２からのコマンドＣＭＤをデコ
ーダＤＥＣかが読し大結果に応答し、てアドレス信号Ａ
Ｄ８ｔ−１生ずる。デコーダＤＥＣは、また、レジスタ
）１．　Ｅ　Ｇに対してはバスＢＵ８とのデータの摩り
込み指示を、制御ｌ上。憶Ｃ８に対してはレジスタ几Ｈ
Ｇの保持内容の劉込をそれぞれ指示するための信号を出
力することができる。

制御記憶に格納されたマイクロプログラムのマイクロ命
令は、順θ′にｉイクロ命令しジスタＭＩ几に計み出さ
れ、プロセッサＵ１における動作を制御するために使用
される。、演算側倒回路ＡＬＣもｉイクロ命令しジスタ
ＭＩ凡の保持内容を使用する回路の１つであり、ｉイク
ロ命令しジスタＭＩＲの保持内容と彼達のパリティエラ
ー発生回路ＰＥからのパリティエラー信号Ｅ８とに応答
して、９１替器ＭＸ１およびＭＸ２の切替信号ＸＳと、
演算器ＡＬＵにおける演算種別指定信号Ａ８と、レジス
タファイルＲＦのアドレス信号とを発生する。

パリティエラー信号Ｅ８が発生しないときには、切替器
ＭＸＩとＭＸ２はそれぞれ上記切替信号ＸＳに応答して
、マイクロ命令レジスタの一部またはレジスタファイル
ＲＦの保持内容と、レジスタＲＥＧまたはレジスタファ
イルＲＰの保持内容を受け入れる。一方、パリティエラ
ー信号Ｅ８が発生すると、切替器ＭＸＩとＭＸ２はそれ
ぞれ上記切替信号ＸＳに応答して、マイクロ命令レジス
タＭＩＲの全ビットとレジスタＢＥＧの保持内容を受け
入れる。

演舞器ＡＬＵは切替器ＭＸ１とＭＸ２からの各出力を演
舞数と訟演り、数として、演算種別指定信号Ａｓに応答
した演算を行なう。演算器ＡＬＵにおける演算結果は、
レジスタファイルＲＦに格納される。レジスタファイル
ＲＦの保持内容は、前述のように、切替器ＭＸ１の一方
の入力になるとともに、バッファ回路ＢＰを介してバス
ＢυＳに出力するとともできる。

上述のように、レジスタＢＥＧとマイクロ命令レジスタ
ＭＩＲが演舞器ＡＬＵの入力となり得るが、このような
構成は本発明のマイクル命令チェックのために使用する
だけのものではない。

すなわち、一般にバス接ｉされたプロセッサにおいては
、情報またはデータのやりとりを行なうためにバスに接
紗さｉまたレジスタを有し、前記情報またはデータの処
理を行なうために、そのレジスタを演算器の入力として
いるＵまたプロセッサには、通常、前記レジスタ出力ま
たは演舞出力を格納しているレジスタファイルの出力と
、コンスタントとの演算を行なう機能が備わっているが
、前記コンスタントはマイクロ命令の一部を用いて発生
させるやり方が一般的であり、このため、マイクロ命令
レジスタの出力の一部がｔｙ　３０．器入力となりてい
る。

このように本発明の構成は、バス払続されたプロセッサ
の一般的構成を利用しそれにマイクロ命令レジスタの全
ビットを演算器の入力とするだめの一部バードウェアを
付加するだけで実現されるのである。

さて、外部記憶媒体（図示は省略する）に格納されてい
るマイクロプログラムが、システムイニシャリゼイシ言
ン時にメインメモリＭＭに出力され、以下のようにして
、プロセッサＵ２の指示によって、制御記憶Ｃ８にロー
ドされる。

第２図はマイクロプログラムが四−ドされるときのタイ
ムチャートである。プロセッサＵ１とＵ２とは同一のク
ロックＣＬＫに応答して動作しているものとする。プロ
セッサＵ２はプロセッサＵ１と同様にマイクロプログラ
ム制御方式によって動作するものでめりてもよいし、そ
うでなくてもよい。

プロセッサυ２は、第２図に示すように、コマンドＣＭ
Ｄとして、１１’ＥＴ、ＣＨ，ＮＯＰ、ＬＯＡＤ、Ｃ３
ＷＲＩＴＥ、ＮＯＰおよびＡＤ　ＩＮＣをこの拳法にか
つマイクロ命令ごとに繰返しクロックＣＬＫに同期して
出力する。デコーダＤＥＣはこのコマンドＣＭＤを解読
し、解読結果に対応して、レジスタＲＥＧ、アドレス発
生回路ＡＤＧまたは制御記憶ＣＳに係号を出力する。

先ず、ＦＥＴＣ）Ｉサイクルにおいて社、コマンドＣＭ
ＤはメインメモリＭＭにおいて有効化され、既に外部記
憶媒体から１き込まれているマイクロプログラムのマイ
クロ命令がバスＢＵＳ上に計、み出される。また、アド
レス発生回路ＡＤＤは制御計＋１１ｃｓのアドレスＡｔ
−指定するアドレス信号ＡＤ８を出力する。ＦＥＴＣ）
１サイクルに続ＮＯＰサイクルは、メインメモリＭＭか
らバスＢＵ８へのマイクロ命令の詔、出動作を待合せる
ために設けられた無動作サイクルである。

ＬＯＡＤサイクルにおいては、デコーダＤＥＣはレジス
タＲＥＧに対して信号を出力し、既にバスＢＵ１９上に
読み出されているマイクロ命令を取り込むように指示す
る。レジスタＲＥＧに社次の０８　ＷＲＩＴＥサイクル
においては、このマイクロ命令はレジスタ几ＥＧＫ＠実
に入力している。

コマンド０８　ＷＲＩＴＥに応答して、デョーダＤＥＣ
は制御記憶、Ｃ８に対してレジスタ凡ＨＧが提供するマ
イクロ命令の書込動作を指示する。このときに書込動作
が行なわれる制御計＠ＣＳのアドレスは、アドレス発生
回路ＡＤＧからのアドレス信号ＡＤ８で指定されるＡで
ある。Ｃ８ＷＲＩＴＥサイクルに続＜Ｎｏｖサイクルは
、制御記憶Ｃ８に書き込まれた内容がマイクロ命令レジ
スタＭＩ）ｌに取り込まれるのを待合せるために設けら
れたサイクルである。

ＡＤ　ＩＮＣサイクルにおいては、アドレス発生回路Ａ
ＤＤは制御記憶Ｃ８の今までのアドレスであるＡを歩進
させる動作を行なう。また、制御記憶Ｃ８に既に書き込
まれた上記マイクロ命令がマイクロ命令レジスタＭＩＪ
ｃ３み出されている。

パリティチェック回路ＰＣは、マイクロ命令レジスタＭ
ＩＲの内容［ＭＩＲ］である、制御記憶Ｃ８のアドレス
Ａの内容（Ａ）について、パリティチェックを行なう。

このパリティチェックの結果によって、パリティエラー
が検出されなけれに、パリティニジ−発生回路ＰＥはパ
リティエラー信号ＢＳを出力せず、演舞種別指定信号Ａ
ｓはマイクロ命令レジスタＭＩＨの保持するマイクロ命
令のみによって定まる。

以上のように、コマンドＦＥＴＣＨ，ＮＯＰ、ＬＯＡＤ
。

Ｏ８ＷＲＩＴＥ、ＮＯＰおよびＡＤ　ＩＮＣからなるコ
マンドサイクルか終了すると、やはり同じコマンド別か
らなる次のコマンドサイクルが始まる。つ１ｂ、前のコ
マンドサイクルにおける最後のコマンドであるＡＤ　Ｉ
Ｎｃ　Ｋ！＜コマンドは、次のコマンドサイクルにおけ
る最初のコマンドであるＦＢＴＣＨになる。そして、次
のコマンドサイクルにおいても前のコマンドサイクルに
おけるのと同朴”な動作が繰返さする。

ＦＥＴＣＨサイクルにおいて、先のＡＩ）　ＩＮＣサイ
クルにおける前述したようなアドレスＡに対する歩進動
作の結果として、アドレス発生回路ＡＤＧからはアドレ
スＡ＋１を指定するアドレス信号ＡＤ８が制御計＃０８
に出力される。このため、続（ＮＯＰサイクルにおいて
は制御記憶Ｃ８のアドレスＡ＋１が保持する記憶内容が
マイクロ命令レジスタＭＩＲに読み出されるが、アドレ
スＡ＋１にはまだ１き込まれていないのでこれは不定で
ある。

第２図におけるレジスタＲＥＧの内容（ＲＥＧ）と、マ
イクロ命令レジスタＭＩＲの内容（ＭＩＲ）の波形は、
パリティエラー信号ＥＳか出力されないときのものであ
る。

一方、先のＡＩ）　ＩＮＣサイクルにおけるパリティチ
ェックの結果によって、パリティチェック回路ＰＣがパ
リティエラーを検出し、パリティエラー発生回路ＰＥが
パリティエラー信号Ｅ８を発生（第２図に点線で示す）
した場合を欽明する。切替替器ＭＸ１とＭＸ２はそれぞ
れ、マイクロ命令レジスタＭＩＢ、の保持内容［ＭＩＲ
］とレジスタ几ＥＧの保持内容（ＢＥＧ）を受け入れる
に切り替わる。演算制御回路ＡＬＣは、排他的論理和演
算を指示する演舞種別指定信号Ａｓを演算器ＡＬＵに出
力する。

以上の結果によって、演算器ＡＬＵはマイクロ命令レジ
スタＭＩＲの内容（ＭＩ　Ｒ）とレジスタＲＥＧの内容
（）ＬＥＧ）との排他的論理和演算をＦＢＴＣＨサイク
ルにおいて行なう。ところで、このＦＢＴＣＨサイクル
においては、前述したよりに、マイクロ命令レジスタＭ
ＩＲとレジスタＲＥＧとは制御記憶Ｃ８の同一アドレス
Ａの記憶内容（Ａ）を本来は保持している筈であるため
、パリティエン−発生時には両者の排他的論理和演舞の
結果によりて誤りを犯したビットが判明する３、排他的
論理和演算の結果は、レジスタファイルＲＦＫ保持され
、バッファ回路ＢＦを介してバスＢＵＳ上に取り出すこ
ともでき、パリティエン−処理上の法定的な情報となる
。

パリティエラー信号Ｅ８は、更新停止回１ｌｌＩＤＴに
も入力し、更新停止回路Ｌ）Ｔは、マイクロ命令レジス
タＭＩＲにおけるＮＯＰサイクルおよびレジスタＲＥＧ
におけるＣＢ　ＷＲＩＴＥサイクルでの各保持内容の変
遷を阻止する。このように凍結さね九マイクロ命令しジ
スタＭＩ几とレジスタＲＥＧの各保持内容（ＭＩＲ）と
（ＲＥＧ）とはパリティエ２−に対する処理上の有力な
情報となり得る。

しかし、更新停止回路ｊＪＴは不発、８Ａに必須の少件
ではないことね、もちろんのことである。また、第１図
に示したプロセッサＵｌのようにマイクロプログ２１制
御方式によって動作するプロセッサが２つ以上あっても
よく、その場合には仁の種の各プロセッサかプロセッサ
Ｕ１と同框成になる。

〔発明の効果〕

本発明によれば、以上のような構成のａ用によって、従
来はパリティエラーを発生した制御１台ｅ憶のアドレス
とパリティエラー発生したことしかわからなかったのに
対して、パリティエラーを発生したビットまでが判明す
るようになるため、僅少なハードウェアの追加のみでパ
リティエラー処理上の決定的な情報を得ることができる
ことになる１゜

【図面の簡単な説明】

第１図は本発明の一実施例、第２図は該寅雄側のタイム
チャートをそれぞれ示す。 Ｌｌｌ、Ｕ２・・・・・・プロセッサ、ＭＭ・・・・・
・メインメモＩＪ、ＢＬＩ８・・・・・・バス、ＤＥＣ
・・・・・・デコーダ、ＡＤＧ・・・・−・アドレス発
生回路、ＲＥＧ・・・・・・レジスタ、Ｃ８・・・・・
・制御記憶、ＭＩＲ・・・・・・マイクロ命令レジスタ
、ＰＣ・・；・・・パリティチェック回路、ＰＥ・・・
・・・パリティエラ回路生回銘、ＡＬＣ・・・・・・演
算制御回路、ＡＬＵ・・・・・・演徊器、ＭＸｌ、ＭＸ
２・・・・・・切喘器、ＲＦ・・・・・・レジスタファ
イル、Ｌ）Ｔ・・・・・・更新停止回ｙ、ＢＰ・・・・
・・バッファ回路。

Claims (1)

1. 【特許請求の範囲】 バス接続された複数プロセッサの１つに他のプロセッサ
   の指示によってパリティ付マイクロプログラムをロード
   するときのマイクロプログラムのロードチェック方式に
   おいて、マイクロプログラム制御方式のプロセッサごと
   に、 前記バスから該プロセッサに入力するデータを保持する
   レジスタと、 前記マイクロプログラムが前記レジスタを介してマイク
   ロ命令単位に書き込まれる制御記憶と、前記書込ごとに
   前記制御記憶から読み出されるマイクロ命令を保持する
   マイクロ命令レジスタと１、該マイクロ命令レジスタに
   前記マイクロ命令が入力するととパリティチェックを行
   なうパリティチェック回路と、 前記パリティチェックの結果によってパリティ誤りが検
   出されると前記レジスタと前記マイクロ命令レジスタの
   各々が保持するマイクロ命令に対して排他的論理和演算
   を行なう演算回路３とを設け、前記排他的論理和演算が
   行なわれるまで前記レジスタと前記マイクロ命令レジス
   タは同一のマイクロ命令ステップに対応するマイクロ命
   令を保持するように前記ロード指示を行なうようにした
   ことを特徴とするマイクロプログラムのロードチェック
   方式、。