JPH05190575A - 化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法 - Google Patents
化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法Info
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- JPH05190575A JPH05190575A JP378892A JP378892A JPH05190575A JP H05190575 A JPH05190575 A JP H05190575A JP 378892 A JP378892 A JP 378892A JP 378892 A JP378892 A JP 378892A JP H05190575 A JPH05190575 A JP H05190575A
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Landscapes
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Abstract
(57)【要約】
【目的】 ソース抵抗の低減や短ゲート長化を図るとと
もに、相互コンダクタンスの増大及び低雑音化を実現す
ることができる化合物半導体ＭＥＳＦＥＴにおけるＬＤ
Ｄ構造の形成方法を提供する。 【構成】 本発明方法は、エッチングレートの大きな第
１の絶縁膜４、エッチングレートの小さな第２の絶縁膜
５及び両絶縁膜４，５の中間的なエッチングレートを有
する第３の絶縁膜６のそれぞれをこの順序に従って半絶
縁性基板１上に積み重ねて成膜する工程と、これらの絶
縁膜４，５，６からなる三層構造のダミーゲート８をチ
ャネル領域上に形成する工程と、エッチングによって前
記ダミーゲート８の断面形状を十文字形とする工程と、
このダミーゲート８をマスクとするイオン注入により、
チャネル領域を挟んで対向するソース及びドレイン領域
のそれぞれ内に、高濃度不純物領域１０と低濃度不純物
領域１１とを同時に形成する工程とを含むことを特徴と
している。
もに、相互コンダクタンスの増大及び低雑音化を実現す
ることができる化合物半導体ＭＥＳＦＥＴにおけるＬＤ
Ｄ構造の形成方法を提供する。 【構成】 本発明方法は、エッチングレートの大きな第
１の絶縁膜４、エッチングレートの小さな第２の絶縁膜
５及び両絶縁膜４，５の中間的なエッチングレートを有
する第３の絶縁膜６のそれぞれをこの順序に従って半絶
縁性基板１上に積み重ねて成膜する工程と、これらの絶
縁膜４，５，６からなる三層構造のダミーゲート８をチ
ャネル領域上に形成する工程と、エッチングによって前
記ダミーゲート８の断面形状を十文字形とする工程と、
このダミーゲート８をマスクとするイオン注入により、
チャネル領域を挟んで対向するソース及びドレイン領域
のそれぞれ内に、高濃度不純物領域１０と低濃度不純物
領域１１とを同時に形成する工程とを含むことを特徴と
している。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体ＭＥＳＦ
ＥＴ（MEtal Semiconductor FET）におけるＬＤＤ構造
の形成方法に関する。
ＥＴ（MEtal Semiconductor FET）におけるＬＤＤ構造
の形成方法に関する。
【０００２】
【従来の技術】従来から、化合物半導体ＭＥＳＦＥＴに
おいては、ＦＥＴ特性の向上を図るべく、ＬＤＤ（Ligh
tly Doped Drain-source）やｎ′などと呼ばれる構造が
採用されている。すなわち、このＬＤＤ構造は、図４で
示すように、ＦＥＴを構成するゲート電極３０下のチャ
ネル領域と、ゲート電極３０を挟んで対向配置されたオ
ーミック電極３１下のソース及びドレイン領域のそれぞ
れ内に形成された高濃度不純物領域（ｎ+ 領域）３２と
の間に、両者の中間的な不純物濃度を有する低濃度不純
物領域（ｎ′領域）３３を形成してなる構造である。な
お、図６中の符号３４は半絶縁性化合物半導体基板であ
り、３５は動作層（活性層）である。
おいては、ＦＥＴ特性の向上を図るべく、ＬＤＤ（Ligh
tly Doped Drain-source）やｎ′などと呼ばれる構造が
採用されている。すなわち、このＬＤＤ構造は、図４で
示すように、ＦＥＴを構成するゲート電極３０下のチャ
ネル領域と、ゲート電極３０を挟んで対向配置されたオ
ーミック電極３１下のソース及びドレイン領域のそれぞ
れ内に形成された高濃度不純物領域（ｎ+ 領域）３２と
の間に、両者の中間的な不純物濃度を有する低濃度不純
物領域（ｎ′領域）３３を形成してなる構造である。な
お、図６中の符号３４は半絶縁性化合物半導体基板であ
り、３５は動作層（活性層）である。
【０００３】ところで、このようなＬＤＤ構造を形成す
るに際しては、いわゆるサイドウォールを利用するのが
一般的となっている。すなわち、この形成方法において
は、まず、図５（ａ）で示すように、半絶縁性化合物半
導体基板３４におけるＦＥＴのチャネル領域上に予めＷ
Ｓｉなどの耐熱性金属からなるゲート電極３０を形成
し、かつ、このゲート電極３０の側部にＳｉＯ2 などの
絶縁膜からなるサイドウォール３６を形成した後、ゲー
ト電極３０及びサイドウォール３６をマスクとするイオ
ン注入を行ってソース及びドレイン領域のそれぞれ内に
ｎ+ 領域３２を形成する。さらに、引き続いて、図５
（ｂ）で示すように、サイドウォール３６を除去したう
えでゲート電極３０をマスクとするイオン注入を再び行
ってｎ′領域３３を形成した後、ソース及びドレイン領
域上にオーミック電極３１を形成することが行われてい
る。
るに際しては、いわゆるサイドウォールを利用するのが
一般的となっている。すなわち、この形成方法において
は、まず、図５（ａ）で示すように、半絶縁性化合物半
導体基板３４におけるＦＥＴのチャネル領域上に予めＷ
Ｓｉなどの耐熱性金属からなるゲート電極３０を形成
し、かつ、このゲート電極３０の側部にＳｉＯ2 などの
絶縁膜からなるサイドウォール３６を形成した後、ゲー
ト電極３０及びサイドウォール３６をマスクとするイオ
ン注入を行ってソース及びドレイン領域のそれぞれ内に
ｎ+ 領域３２を形成する。さらに、引き続いて、図５
（ｂ）で示すように、サイドウォール３６を除去したう
えでゲート電極３０をマスクとするイオン注入を再び行
ってｎ′領域３３を形成した後、ソース及びドレイン領
域上にオーミック電極３１を形成することが行われてい
る。
【０００４】
【発明が解決しようとする課題】ところで、前記従来の
ＬＤＤ構造の形成方法においては、フォトリソグラフ
ィーの制限から短ゲート長化が難しく、また、ゲート電
極３０として耐熱性金属を使用することからゲート抵抗
が大きくなってしまう、サイドウォール３６の厚みを
厚くするのが困難であるため、ゲート電極３０とｎ′領
域３３との間の距離、すなわち、ｎ′領域３３の寸法設
定の自由度が小さくなる、というような不都合が生じる
ことになっていた。
ＬＤＤ構造の形成方法においては、フォトリソグラフ
ィーの制限から短ゲート長化が難しく、また、ゲート電
極３０として耐熱性金属を使用することからゲート抵抗
が大きくなってしまう、サイドウォール３６の厚みを
厚くするのが困難であるため、ゲート電極３０とｎ′領
域３３との間の距離、すなわち、ｎ′領域３３の寸法設
定の自由度が小さくなる、というような不都合が生じる
ことになっていた。
【０００５】本発明は、これらの不都合を解消すべく創
案されたものであって、ソース抵抗（Ｒｓ）の低減や短
ゲート長化を図ることができ、相互コンダクタンス（ｇ
ｍ）の増大及び低雑音化を実現することが可能なＬＤＤ
構造の形成方法を提供することを目的としている。
案されたものであって、ソース抵抗（Ｒｓ）の低減や短
ゲート長化を図ることができ、相互コンダクタンス（ｇ
ｍ）の増大及び低雑音化を実現することが可能なＬＤＤ
構造の形成方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明にかかるＬＤＤ構
造の形成方法は、このような目的を達成するために、エ
ッチングレートの大きな第１の絶縁膜、エッチングレー
トの小さな第２の絶縁膜及び両絶縁膜の中間的なエッチ
ングレートを有する第３の絶縁膜のそれぞれをこの順序
に従って半絶縁性基板上に積み重ねて成膜する工程と、
これらの絶縁膜からなる三層構造のダミーゲートをチャ
ネル領域上に形成する工程と、エッチングによって前記
ダミーゲートの断面形状を十文字形とする工程と、この
ダミーゲートをマスクとするイオン注入により、チャネ
ル領域を挟んで対向するソース及びドレイン領域のそれ
ぞれ内に、高濃度不純物領域と低濃度不純物領域とを同
時に形成する工程とを含むことを特徴とするものであ
る。
造の形成方法は、このような目的を達成するために、エ
ッチングレートの大きな第１の絶縁膜、エッチングレー
トの小さな第２の絶縁膜及び両絶縁膜の中間的なエッチ
ングレートを有する第３の絶縁膜のそれぞれをこの順序
に従って半絶縁性基板上に積み重ねて成膜する工程と、
これらの絶縁膜からなる三層構造のダミーゲートをチャ
ネル領域上に形成する工程と、エッチングによって前記
ダミーゲートの断面形状を十文字形とする工程と、この
ダミーゲートをマスクとするイオン注入により、チャネ
ル領域を挟んで対向するソース及びドレイン領域のそれ
ぞれ内に、高濃度不純物領域と低濃度不純物領域とを同
時に形成する工程とを含むことを特徴とするものであ
る。
【０００７】
【実施例】以下、本発明方法の実施例を図面に基づいて
説明する。なお、以下の説明においては、化合物半導体
ＭＥＳＦＥＴがＧａＡｓＭＥＳＦＥＴであるものとして
いるが、これに限定されないのは勿論である。
説明する。なお、以下の説明においては、化合物半導体
ＭＥＳＦＥＴがＧａＡｓＭＥＳＦＥＴであるものとして
いるが、これに限定されないのは勿論である。
【０００８】図１ないし図３は本発明の実施例にかかる
ＬＤＤ構造の形成方法を手順に従って示す工程断面図で
あり、図１は本形成方法における前段の工程群、図２は
中段の工程群、図３は後段の工程群をそれぞれ示してい
る。
ＬＤＤ構造の形成方法を手順に従って示す工程断面図で
あり、図１は本形成方法における前段の工程群、図２は
中段の工程群、図３は後段の工程群をそれぞれ示してい
る。
【０００９】まず、第１図（ａ）で示すように、半絶縁
性ＧａＡｓ基板１上にフォトレジスト層２を形成してパ
ターニングを行った後、残したフォトレジスト層２をマ
スクとする選択的なイオン注入を行うことによってＦＥ
Ｔ領域内の全面にわたるｎ型の動作層３を形成する。な
お、この動作層３形成時におけるイオン注入条件は、例
えば、注入エネルギー１００ｋｅＶ，ドーズ量３×１０
12ｃｍ-2というように設定される。
性ＧａＡｓ基板１上にフォトレジスト層２を形成してパ
ターニングを行った後、残したフォトレジスト層２をマ
スクとする選択的なイオン注入を行うことによってＦＥ
Ｔ領域内の全面にわたるｎ型の動作層３を形成する。な
お、この動作層３形成時におけるイオン注入条件は、例
えば、注入エネルギー１００ｋｅＶ，ドーズ量３×１０
12ｃｍ-2というように設定される。
【００１０】次に、フォトレジスト層２を除去した後、
図１（ｂ）で示すように、窒化珪素（ＳｉＮx）などか
らなり、エッチングレートが互いに異なる第１ないし第
３の絶縁膜４，５，６をＰＥ−ＣＶＤ法などによって連
続的に積み重ねて成膜して半絶縁性ＧａＡｓ基板１の表
面上に堆積させる。そして、このとき、絶縁膜４，５，
６それぞれの膜厚は３０００Å、１０００Å，４０００
Å程度とされる一方、成膜条件を適宜変更することによ
り、下側に位置する第１の絶縁膜４のエッチングレート
は他の絶縁膜５，６のエッチングレートに比べて大き
く、また、中間に位置する第２の絶縁膜５のエッチング
レートは小さく、さらに、上側に位置する第３の絶縁膜
６は第１及び第２の絶縁膜４，５の中間的なエッチング
レートを有するものと設定される。
図１（ｂ）で示すように、窒化珪素（ＳｉＮx）などか
らなり、エッチングレートが互いに異なる第１ないし第
３の絶縁膜４，５，６をＰＥ−ＣＶＤ法などによって連
続的に積み重ねて成膜して半絶縁性ＧａＡｓ基板１の表
面上に堆積させる。そして、このとき、絶縁膜４，５，
６それぞれの膜厚は３０００Å、１０００Å，４０００
Å程度とされる一方、成膜条件を適宜変更することによ
り、下側に位置する第１の絶縁膜４のエッチングレート
は他の絶縁膜５，６のエッチングレートに比べて大き
く、また、中間に位置する第２の絶縁膜５のエッチング
レートは小さく、さらに、上側に位置する第３の絶縁膜
６は第１及び第２の絶縁膜４，５の中間的なエッチング
レートを有するものと設定される。
【００１１】すなわち、これらの絶縁膜４〜６のエッチ
ングレートは成膜時におけるシラン（ＳｉＨ4）とアン
モニア（ＮＨ3）との比率に依存することになるから、
例えば、第１の絶縁膜４を成膜する際のＳｉＨ4／ＮＨ3
比は０．１５、第２の絶縁膜５の成膜時における比率は
０．２、第３の絶縁膜６を成膜時の比率は０．５という
ように設定されている。なお、ここでは、第１ないし第
３の絶縁膜４，５，６のいずれもが窒化珪素（Ｓｉ
Ｎx）などからなるものとしているが、これに限定され
るものではなく、例えば、これらのうちのいずれかを二
酸化珪素（ＳｉＯ2）からなるものとしたり、有機材料
からなるものとしたりすることは任意である。
ングレートは成膜時におけるシラン（ＳｉＨ4）とアン
モニア（ＮＨ3）との比率に依存することになるから、
例えば、第１の絶縁膜４を成膜する際のＳｉＨ4／ＮＨ3
比は０．１５、第２の絶縁膜５の成膜時における比率は
０．２、第３の絶縁膜６を成膜時の比率は０．５という
ように設定されている。なお、ここでは、第１ないし第
３の絶縁膜４，５，６のいずれもが窒化珪素（Ｓｉ
Ｎx）などからなるものとしているが、これに限定され
るものではなく、例えば、これらのうちのいずれかを二
酸化珪素（ＳｉＯ2）からなるものとしたり、有機材料
からなるものとしたりすることは任意である。
【００１２】引き続き、第３の絶縁膜６上にフォトレジ
スト層７を形成してパターニングを行った後、図１
（ｃ）で示すように、ＦＥＴのチャネル領域と対応する
部位に残したフォトレジスト層７をマスクとするＲＩＥ
（反応性イオンエッチング）によって第１ないし第３の
絶縁膜４，５，６の不要部分を異方的に除去し、三層構
造となったダミーゲート８を形成したうえでフォトレジ
スト層７を除去する。その後、図１（ｄ）で示すよう
に、ウェットエッチングまたはＲＩＥによってダミーゲ
ート８を等方的にエッチングし、その断面形状を十文字
形とする。すなわち、このダミーゲート８を構成する第
１ないし第３の絶縁膜４，５，６それぞれのエッチング
レートは第１の絶縁膜４＞第３の絶縁膜６＞第２の絶縁
膜５の順とされているのであるから、この際のエッチン
グによっては、第１の絶縁膜４が最も大きく除去され、
かつ、この絶縁膜４に次いで第３の絶縁膜６が大きく除
去されることになる一方、第２の絶縁膜５はさほど除去
されないままで残ることになる結果、ダミーゲート８の
断面形状を十文字形となるのである。
スト層７を形成してパターニングを行った後、図１
（ｃ）で示すように、ＦＥＴのチャネル領域と対応する
部位に残したフォトレジスト層７をマスクとするＲＩＥ
（反応性イオンエッチング）によって第１ないし第３の
絶縁膜４，５，６の不要部分を異方的に除去し、三層構
造となったダミーゲート８を形成したうえでフォトレジ
スト層７を除去する。その後、図１（ｄ）で示すよう
に、ウェットエッチングまたはＲＩＥによってダミーゲ
ート８を等方的にエッチングし、その断面形状を十文字
形とする。すなわち、このダミーゲート８を構成する第
１ないし第３の絶縁膜４，５，６それぞれのエッチング
レートは第１の絶縁膜４＞第３の絶縁膜６＞第２の絶縁
膜５の順とされているのであるから、この際のエッチン
グによっては、第１の絶縁膜４が最も大きく除去され、
かつ、この絶縁膜４に次いで第３の絶縁膜６が大きく除
去されることになる一方、第２の絶縁膜５はさほど除去
されないままで残ることになる結果、ダミーゲート８の
断面形状を十文字形となるのである。
【００１３】さらに、半絶縁性ＧａＡｓ基板１上を新た
に覆うフォトレジスト層９を形成してパターニングを行
った後、図１（ｅ）で示すように、このフォトレジスト
層９とダミーゲート８とをマスクとしてイオン注入を行
う。すると、ＦＥＴのチャネル領域を挟んで対向するソ
ース及びドレイン領域のそれぞれ内には、高濃度不純物
領域（ｎ+ 領域）１０及び低濃度不純物領域（ｎ′領
域）１１が同時かつ自己整合的に形成される。そして、
このときのｎ′領域１１それぞれにおける不純物濃度及
び注入深さは、イオン注入時の設定条件と、マスクとな
るダミーゲート８の中層に位置する第２の絶縁膜５の膜
厚とによって調整されることになる。すなわち、この絶
縁膜５の膜厚が１０００Å程度である場合におけるイオ
ン注入条件は、注入エネルギー１５０ｋｅＶ，ドーズ量
５×１０13ｃｍ-2と設定されることになる。また、この
とき、ｎ′領域１１同士間の距離は、ダミーゲート８の
上側に位置する第３の絶縁膜６の幅寸法によって定まる
ことになる。
に覆うフォトレジスト層９を形成してパターニングを行
った後、図１（ｅ）で示すように、このフォトレジスト
層９とダミーゲート８とをマスクとしてイオン注入を行
う。すると、ＦＥＴのチャネル領域を挟んで対向するソ
ース及びドレイン領域のそれぞれ内には、高濃度不純物
領域（ｎ+ 領域）１０及び低濃度不純物領域（ｎ′領
域）１１が同時かつ自己整合的に形成される。そして、
このときのｎ′領域１１それぞれにおける不純物濃度及
び注入深さは、イオン注入時の設定条件と、マスクとな
るダミーゲート８の中層に位置する第２の絶縁膜５の膜
厚とによって調整されることになる。すなわち、この絶
縁膜５の膜厚が１０００Å程度である場合におけるイオ
ン注入条件は、注入エネルギー１５０ｋｅＶ，ドーズ量
５×１０13ｃｍ-2と設定されることになる。また、この
とき、ｎ′領域１１同士間の距離は、ダミーゲート８の
上側に位置する第３の絶縁膜６の幅寸法によって定まる
ことになる。
【００１４】次に、フォトレジスト層９を除去した後、
ＦＥＴのソース及びドレイン領域それぞれ内に形成され
たｎ+ 領域１０及びｎ′領域１１を活性化するためのア
ニールをＡｓの蒸気圧下で行う。そして、図２（ａ）で
示すように、半絶縁性ＧａＡｓ基板１上の全面にわたる
フォトレジスト層１２を新たに形成してパターニングを
行った後、真空蒸着法によってオーミック電極となる金
属層１３を半絶縁性ＧａＡｓ基板１上の全面にわたって
形成する。さらに、図２（ｂ）で示すように、アセトン
などを用いることによってフォトレジスト層１２を除去
し、かつ、リフトオフによってフォトレジスト層１２上
に堆積した金属層１３の不要部分を除去した後、残存し
てオーミック電極となる金属層１３のアローイングを行
う。
ＦＥＴのソース及びドレイン領域それぞれ内に形成され
たｎ+ 領域１０及びｎ′領域１１を活性化するためのア
ニールをＡｓの蒸気圧下で行う。そして、図２（ａ）で
示すように、半絶縁性ＧａＡｓ基板１上の全面にわたる
フォトレジスト層１２を新たに形成してパターニングを
行った後、真空蒸着法によってオーミック電極となる金
属層１３を半絶縁性ＧａＡｓ基板１上の全面にわたって
形成する。さらに、図２（ｂ）で示すように、アセトン
などを用いることによってフォトレジスト層１２を除去
し、かつ、リフトオフによってフォトレジスト層１２上
に堆積した金属層１３の不要部分を除去した後、残存し
てオーミック電極となる金属層１３のアローイングを行
う。
【００１５】次に、図２（ｃ）で示すように、半絶縁性
ＧａＡｓ基板１上を覆うフォトレジスト層１４を新たに
形成した後、ダミーゲート８の上側に位置する第３の絶
縁膜６が露出するまでフォトレジスト層１４をＲＩＥに
よってアッシングする。そして、第３の絶縁膜６の上部
が露出したら、図３（ａ）で示すように、ウェットエッ
チングもしくはＲＩＥによって第１ないし第３の絶縁膜
４，５，６からなるダミーゲート８を除去する。引き続
き、図３（ｂ）で示すように、真空蒸着法によってゲー
ト電極となる金属層１５を全面的に形成した後、アセト
ンなどを用いることによってフォトレジスト層１４を除
去し、かつ、リフトオフによってフォトレジスト層１４
上に堆積した金属層１５の不要部分を除去すると、図３
（ｃ）で示すようなＬＤＤ構造を有するＦＥＴが形成さ
れたことになる。なお、図３（ｃ）においては、符号１
６がゲート電極を、また、１７がオーミック電極を示し
ている。
ＧａＡｓ基板１上を覆うフォトレジスト層１４を新たに
形成した後、ダミーゲート８の上側に位置する第３の絶
縁膜６が露出するまでフォトレジスト層１４をＲＩＥに
よってアッシングする。そして、第３の絶縁膜６の上部
が露出したら、図３（ａ）で示すように、ウェットエッ
チングもしくはＲＩＥによって第１ないし第３の絶縁膜
４，５，６からなるダミーゲート８を除去する。引き続
き、図３（ｂ）で示すように、真空蒸着法によってゲー
ト電極となる金属層１５を全面的に形成した後、アセト
ンなどを用いることによってフォトレジスト層１４を除
去し、かつ、リフトオフによってフォトレジスト層１４
上に堆積した金属層１５の不要部分を除去すると、図３
（ｃ）で示すようなＬＤＤ構造を有するＦＥＴが形成さ
れたことになる。なお、図３（ｃ）においては、符号１
６がゲート電極を、また、１７がオーミック電極を示し
ている。
【００１６】なお、以上の説明においては、ＦＥＴのソ
ース及びドレイン領域それぞれ内に形成されたｎ+ 領域
１０及びｎ′領域１１を活性化するためのアニールをＡ
ｓの蒸気圧下で行う、すなわち、いわゆるキャップレス
アニール法を採用して行うとしているが、この方法に限
定されるものではなく、ｎ+ 領域１０及びｎ′領域１１
を覆うアニール用保護膜（図示していない）を形成した
うえで注入イオンの活性化を行う方法、いわゆるキャッ
プアニール法を採用してもよいことは勿論である。
ース及びドレイン領域それぞれ内に形成されたｎ+ 領域
１０及びｎ′領域１１を活性化するためのアニールをＡ
ｓの蒸気圧下で行う、すなわち、いわゆるキャップレス
アニール法を採用して行うとしているが、この方法に限
定されるものではなく、ｎ+ 領域１０及びｎ′領域１１
を覆うアニール用保護膜（図示していない）を形成した
うえで注入イオンの活性化を行う方法、いわゆるキャッ
プアニール法を採用してもよいことは勿論である。
【００１７】
【発明の効果】以上説明したように、本発明にかかるＬ
ＤＤ構造の形成方法によれば、予め形成したゲート電極
やサイドウォールをマスクとするイオン注入を行うこと
がないから、ゲート電極を耐熱性金属によって形成した
り、わざわざサイドウォールを形成したりする必要がな
くなる結果、従来例のような複雑なプロセスによるこ
となく、ソース及びドレイン領域内におけるｎ+ 領域及
びｎ′領域は勿論のこと、ゲート電極をも自己整合的か
つ容易に形成することができるばかりか、ダミーゲー
トを構成する第１な第３の絶縁膜の組成比を変えるだけ
のことによってｎ′領域の不純物濃度及び深さを調整す
ることができ、また、ゲート電極とｎ′領域との間の距
離を調整することができることになる。そのため、ソー
ス抵抗の低減や短ゲート長化を図るとともに、相互コン
ダクタンスの増大及び低雑音化を実現することができる
という優れた効果が得られる。
ＤＤ構造の形成方法によれば、予め形成したゲート電極
やサイドウォールをマスクとするイオン注入を行うこと
がないから、ゲート電極を耐熱性金属によって形成した
り、わざわざサイドウォールを形成したりする必要がな
くなる結果、従来例のような複雑なプロセスによるこ
となく、ソース及びドレイン領域内におけるｎ+ 領域及
びｎ′領域は勿論のこと、ゲート電極をも自己整合的か
つ容易に形成することができるばかりか、ダミーゲー
トを構成する第１な第３の絶縁膜の組成比を変えるだけ
のことによってｎ′領域の不純物濃度及び深さを調整す
ることができ、また、ゲート電極とｎ′領域との間の距
離を調整することができることになる。そのため、ソー
ス抵抗の低減や短ゲート長化を図るとともに、相互コン
ダクタンスの増大及び低雑音化を実現することができる
という優れた効果が得られる。
【図１】本発明の第１実施例にかかるＬＤＤ構造の形成
方法を示しており、その前段の工程群を示す工程断面図
である。
方法を示しており、その前段の工程群を示す工程断面図
である。
【図２】その中段の工程群を示す工程断面図である。
【図３】その後段の工程群を示す工程断面図である。
【図４】ＭＥＳＦＥＴにおけるＬＤＤ構造を示す断面図
である。
である。
【図５】従来例にかかるＬＤＤ構造の形成方法を示す工
程断面図である。
程断面図である。
４ 第１の絶縁膜 ５ 第２の絶縁膜 ６ 第３の絶縁膜 ８ ダミーゲート １０ ｎ+ 領域（高濃度不純物領域） １１ ｎ′領域（低濃度不純物領域）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 Ｋ 7353−4Ｍ 21/318 Ｍ 8518−4Ｍ 27/12 8728−4Ｍ
Claims (1)
- 【請求項１】 エッチングレートの大きな第１の絶縁膜
（４）、エッチングレートの小さな第２の絶縁膜（５）
及び両絶縁膜（４，５）の中間的なエッチングレートを
有する第３の絶縁膜（６）のそれぞれをこの順序に従っ
て半絶縁性基板（１）上に積み重ねて成膜する工程と、 これらの絶縁膜（４，５，６）からなる三層構造のダミ
ーゲート（８）をチャネル領域上に形成する工程と、 エッチングによって前記ダミーゲート（８）の断面形状
を十文字形とする工程と、 このダミーゲート（８）をマスクとするイオン注入によ
り、チャネル領域を挟んで対向するソース及びドレイン
領域のそれぞれ内に、高濃度不純物領域（１０）と低濃
度不純物領域（１１）とを同時に形成する工程とを含む
ことを特徴とする化合物半導体ＭＥＳＦＥＴにおけるＬ
ＤＤ構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP378892A JPH05190575A (ja) | 1992-01-13 | 1992-01-13 | 化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP378892A JPH05190575A (ja) | 1992-01-13 | 1992-01-13 | 化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190575A true JPH05190575A (ja) | 1993-07-30 |
Family
ID=11566927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP378892A Pending JPH05190575A (ja) | 1992-01-13 | 1992-01-13 | 化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005280A (ja) * | 2002-05-21 | 2005-01-06 | Otb Group Bv | 半導体基板を不動態化する方法 |
-
1992
- 1992-01-13 JP JP378892A patent/JPH05190575A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005280A (ja) * | 2002-05-21 | 2005-01-06 | Otb Group Bv | 半導体基板を不動態化する方法 |
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