JPH02253632A - 電界効果型トランジスタの製造方法 - Google Patents

電界効果型トランジスタの製造方法

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JPH02253632A
JPH02253632A JP1075324A JP7532489A JPH02253632A JP H02253632 A JPH02253632 A JP H02253632A JP 1075324 A JP1075324 A JP 1075324A JP 7532489 A JP7532489 A JP 7532489A JP H02253632 A JPH02253632 A JP H02253632A
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gate
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Akiyoshi Tamura
彰良 田村
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Matsushita Electric Industrial Co Ltd
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    • H10D64/0133—Aspects related to lithography, isolation or planarisation of the conductor at least part of the entire electrode being a sidewall spacer, being formed by transformation under a mask or being formed by plating at a sidewall

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、化合物半導体を甲いた電界効果型トランジス
タの製造方法に関するものである。
従来の技術 以下Ｇ　ａ　Ａ　ｓの金属、ショットキ型電界効果型ト
ランジスタ（以下ＭＥＳＦＥＴ　と呼ぶ）を例にとって
説明する。
半絶縁性Ｇａ　Ａ　ｓ基板上に形成するＧ　ａ　Ａ　ｓ
ＭＥＳＦＥＴのしきい偵電圧のバラツキを抑制し、ソー
ス抵抗の低減等の高性能化をはかるため、高融点金属ゲ
ートを用いて、ソース、ドレインｎ＋領域をゲート金属
に対してセルフアライメントにイオン注入で形成するセ
ルフアライメント型ＦＥＴが広く用いられている。さら
に最近では、ドレイン耐圧を向上をはかるため、ウェル
注入層と従来のｎ＋注入層の間にｄ層と呼ばれるｎ＋層
よシ濃度の低い中濃度の注入層を設けたＬＤＤ構造と呼
ばれるＧａＡｓＭＥＳＦＥＴが開発されている。第２図
は、その代表的なエンハンスメント型ＦＥＴの製造方法
を示しだものである。
まず同図ａに示すように、半絶縁性Ｑ　（Ｉ　Ａ　ｓ基
板１の一主面上に、フォトレジスト膜２をマスクとして
選択的に、５ｉ２９イオンを３０ｋｅＶ。
２．５Ｘ１０１２ｃｍ−２で注入して活性層３を形成す
る。
次にフォトレジスト膜を除去後、同図すに示すように全
面にスパッタ法を用いてＷＳ　ｔ　ｏ、　６膜（厚さ２
０００人）を形成した後、光露光法を用いてダトとなる
領域にフォトレジスト膜を形成する。
次に同図Ｃに示すように、フォトレジスト膜をマスクと
して、ＣＦ４ガスを用いてＷＳ　ｉ　ｏ、　６膜の異方
性ドライエツチングを行ない、マスクとしたフォトレジ
スト膜を除去し、ゲート電極４を形成する。
次に同図ｄに示すように、フォトレジスト膜をマスクと
して所定の領域にゲート電極上からＳｌイオンを注入（
ｓ　ｏ　ｋ　ｅＶ　、　８ｘ１０”ｃｍ−２）　してｎ
１層５を形成する。この際Ｓ１　イオンは、ゲート電極
４の直下には注入されない。
次にフォトレジスト膜を除去後、同図ｅに示すように、
全面にＳ　五〇　２膜６（厚さ２０００人）をプラズマ
ＣＶＤ法を用いて形成した後、所定の領域に、フォトレ
ジスト膜をマスクとして、５ｉ２８イオンをＳｉｏ２膜
をａして注入（１６０ｋｅＶ。
５ＸＩＯ”ｔＹｎ−２）を行いｎ＋層７を形成する。こ
の際、ゲート電極側壁部のＳ　五〇　２膜は厚いため、
Ｂ　１２８イオンはＧ　ａ　Ａ　ｓ基板まで注入されず
、同図に示すように、側壁の厚さＬ８だけゲート電極よ
シ離れて１層が、形成される。次にＳ　ｉＯ２膜をバッ
ファーフッ酸等で除去後、同図ｆに示すように、全ｍに
熱Ｃｖｖ法で５ｉ０２膜８と１００ＯＡはど堆積して、
アルシン雰囲気中でアニール（８ｏＯ℃、２０分間）を
行いイオン注入領域を活性化させる。
次に同図ｑに示すように、Ｓ　ｔ　Ｏ２膜８の所定の領
域を開口してＡ　ｕ　Ｇ　ｅβｉからなるオーミック電
極９を形成してＦＥＴを完成させる。
発明が解決しようとする課題 しかし、こうした従来の構造では、ゲート電極に対して
、ソース、ドレインのｎ’、ｎ＋注入領域が対称構造に
なっているので、ソース抵抗（Ｒａ）の−層の低減をは
かり、伝達コンダクタンス（ｑｒｎ）の増加をはかろう
とすると、ドレイン耐圧が悪くなり、ドレインコンダク
タンス（ｑｄ）、ゲート、ドレイン間容量（Ｃｑｄ）が
増加し、ＦＥＴ０高周波特性、およびドレイン電圧（Ｖ
ｄ）マージンを劣化させるという問題があった。
課題を解決するための手段 本発明は上記の課題に鑑みなされたもので、絶縁膜の一
側壁にゲート電極をセルフアライメント的に形成するこ
とによシ、ゲート電極に対してドレイン領域のみ絶縁膜
を形成した後、ｎ′又はｎ＋層形成のイオン注入を行う
ものである。
作　　用 ドレイン領域は絶縁膜が形成されているので、。
ソース領域に対してＧａＡａ基板に注入されるドーズ量
が少なくなり、Ｒｓの増加、ｑｍの劣化を伴うことなく
、ドレイン耐圧の向上、Ｃｑｄおよび’Ｊｄの減少をは
かることができ、ＦＥＴを高性能化することが可能であ
る。
また、ドレイン領域の絶縁膜はゲートに対して、セルフ
アライメント的に形成されるので、フォトレジスト膜を
利用して、選択的にドレイン領域をおおうプロセスで問
題となるソース領域のレジスト残り、ゲート電極に対す
るマスクズレ等の問題もなく、ゲート長が短かくなって
も対応でき、しかもゲート長が絶縁膜の側壁につくゲー
ト金属の膜厚によシ決定されるので、容易に短ゲート化
が実現できる。
実施例 第１図は、本発明の一実施例を示したものである。まず
同図ａに示すように、半絶縁性Ｇ　ａ　Ａ　ｓ７Ｊ。
板１の一主面上にフォトレジスト膜２をマスクとして選
択的に、Ｓｌ　イオノを３０ｋｅＶ。
２．５Ｘ１０　　ｔＭ　　で注入して活性層３を形成す
る。
次にフォトレジスト膜を除去後、同図すに示すように、
全面にＳ　ｉｏ　２　ｇ　（厚さ４０００Ａ）を堆積後
、２オドレジスト膜を用いて、所定の部分のＳ　ｘ　Ｏ
２膜をＣＦ４ガスの反応性エツチングを用いて除去し、
ある領域のみＳ　ｉＯ２膜１ｏを形成する。
その場合、Ｓ　ｉ　Ｏ２１貞の一側面は、はぼ垂直にな
っている。
次に同図Ｃに示すように、フォトレジスト膜を除去後全
面にスパッタ法を用いてＷＳ　ｉｏ、ｅ膜１１（厚さ４
０００人）を形成する。次に同図ｄに示すように、ＣＦ
４ガスの反応性エツチングを用いて、垂直にエツチング
を行い、Ｓ　１０２ｄ１０の側面のみＷＳｉｏ、６膜を
残し、これがゲート成極４となる。
よってゲート長は、Ｓ　Ｊ　Ｏ２）漠１ｏの側壁に残る
ＷＳ　ｌｏ、　６摸の厚さになシ、これは、全面堆積す
るＷ　Ｓ　ｉ　ｏ、　６膜の厚さのおよそ７５％程度と
なる。従ってこの場合、４０００人堆積しているので、
ゲート長は約０．３μｍ　となり、サブミクロンオーダ
のゲート長を簡単に形成することかできる。
次に同図ｅに示すように、全面に５１０２膜１２（厚さ
２０００人）を全面に形成した後、フォトレジスト膜２
をマスクとして所定の領域に５ｉ２８イオンを１６０　
ｋ　ｅＶ　、　５Ｘ１０　”　ｃｍ−２（Ｄ条件で注入
する。この注入条件では、５１２８イオンは厚さ２００
０人の３１０２膜を通過して同図に示すｎ＋層７を形成
するか、もう一方のＳ　ｔ　Ｏ２膜（合計ｅｏｏｏ入厚
）は厚くてＧ　ａ　Ａ　ｓまで届かずイオンは注入され
ない。
よってゲート電極４の一方の領域のみ、ｎ層層が形成さ
れることになる。次に同図ｆに示すように、フッ酸を含
むエッチャントでＳｉｏ２膜をすべて除去した後、フォ
トレジスト膜２をマスクとしてＳｌ　　イオンを５０　
ｋｅＶ　、　８Ｘ１０１２℃ｍ−２の条件、２９ で注入して３２層６を形成する。次に同図ｑに示すよう
にフォトレジスト膜を除去後全面に再び熱ＣＶＤ法を用
いてＳｉｏ２膜１３全１３１０００人堆積して、アルシ
ン雰囲気中で８００℃、２０分間アニールを行い、イオ
ン注入層を活性化させる。
次に同図りに示すように、リフトオフ法を用いて所定の
領域にＡ　ｕ　Ｇ　ｅ　／Ｎ　ｉ　／Ａ　ｕから金属電
極を形成し、アルゴン雰囲気中で４５０℃、３分間シン
ターとしてオーミック電極９を形成するものである。
従って同図に示すように、ｎ＋層７を有する方がソース
側他方がドレイン側となる。
第３図は、ゲート長０．６μｍ、ゲート幅１０μｍのＦ
ＥＴについて、本発明の製造方法によるものと、従来の
方法によるものの静特性の比較を行ったものである。同
図より明らかなように、本発明の製造方法によるＦＥＴ
は、従来のＦＥＴに比してドレイン耐圧が大きく、シか
もドレインコンダクタンス（ｑｄ）も小さい。しかもＦ
ＥＴの伝達コンダクタンス（ｑｍ）は、はとんど同じで
変化がない。こうしたＦ、ＥＴ特性の差は、本発明のＦ
ＥＴは、従来のｎ層層が対称な従来のＦＥＴと比して、
ソース抵抗が同じで、ドレイン抵抗が大きくなっている
ことに由来している。
なお以上の説明では、ＧａＡｓ　ＭＥＳＦＥＴについて
述べたが、２次元電子ガス、正孔ガスを活性層として利
用するＨＥＭＴ等のへテロ接合デバイスについても同様
であることはいうまでもない。また、絶縁膜としてはＳ
　ｉＯ２について述べたが他の絶縁膜たとえばＳｉＮ等
、またゲート金属としては他の高融点金属、たとえばＷ
Ｎ　、ＷＳ　ｉ　Ｎ等でも同様であることはいうまでも
ない。
発明の詳細 な説明したように、本発明の製造方法によれば、ソース
側とドレイン側でイオン注入領域が非対称な構造のＦＥ
Ｔをセルフアライメント的に製造することが可能であり
、ｇｍを劣化させることなく、ドレイン耐圧の向上、ｇ
ｄの減少をはかることができる。
【図面の簡単な説明】
第１図は、本発明の一実施例のＧａＡｓ　ＭＥＳＦＥＴ
の製造方法を示す工程断面図、第２図は従来のＧａＡｓ
　ＭＥＳＦＥＴの製造方法を示す工程断面図、第３図は
本発明と従来の製造方法によるＧ　ａ　Ａ　ａＭＥＳＦ
ＥＴの静特性の比較を示す図である。 １・・・・・・半絶縁性Ｇ　ａ　Ａ　ｓ基板、３・・・
・・・活性層、４・・・・・・ゲート電極、５・・・・
・・ｎ′層、７・・・・・・ｎ層、１゜・・・・・５１
０２膜。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名−巳 ％Ｃ−区 １コ Ｓｔ　０２ 酸 ９−−−　　す　−　　ミ　　・ソ　　ワ　　惰ｔ　ｆ
ｉ□杢発明ＦＥＴ −一一一文束のＦＥＴ トしイ′７電圧Ｖｄ５Ｃ’Ｆ　）

Claims (1)

    【特許請求の範囲】
  1. 化合物半導体基板の一主面上の所定の領域に適当な厚さ
    の絶縁膜を形成する工程と、前記絶縁膜の側壁に、高融
    点金属からなるゲート電極をセルフアライメント的に形
    成した後、イオン注入を行い、ゲート電極に対して非対
    称にイオン注入領域を形成する工程を含むことを特徴と
    する電界効果型トランジスタの製造方法。
JP1075324A 1989-03-27 1989-03-27 電界効果型トランジスタの製造方法 Pending JPH02253632A (ja)

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