JPH01310574A - 薄膜トランジスターの製造方法 - Google Patents
薄膜トランジスターの製造方法Info
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- JPH01310574A JPH01310574A JP63140381A JP14038188A JPH01310574A JP H01310574 A JPH01310574 A JP H01310574A JP 63140381 A JP63140381 A JP 63140381A JP 14038188 A JP14038188 A JP 14038188A JP H01310574 A JPH01310574 A JP H01310574A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
夜立立夏
本発明は同一絶縁基板上にＮ、２両チャンネルトランジ
スターを有するＣ −ＭＯＳ型薄膜トランジスターの改
良製造方法に関する。
スターを有するＣ −ＭＯＳ型薄膜トランジスターの改
良製造方法に関する。
従米技先
従来、Ｃ−ＭＯＳ型薄膜トランジスターは一般に第１図
に示すようにガラス板のような同一絶縁基板１上のＮ、
Ｐ各チャンネルトランジスターとなる部分にｐｏｌｙ−
３ｉ、 ａ−３Ｌ （アモルファスＳＬ）等のＳｉ半導
体活性層２を形成し［第１図■］、その表面を熱酸化し
てＳｉＯ□のゲート絶縁膜３を形成し［第１図■コ、更
に全体にゲート電極用Ｓｉ半導体膜４を形成し［第１図
■］、この膜にイオン注入法、塗布拡散法又は気相拡散
法でＮ型（又はＰ型）不純物を拡散して低抵抗化し［第
１図■］、この低抵抗膜４をパターンニングしてゲート
電極４′を形成し［第１図■］、引続きレジスト５を残
したままＰ（又はＮ）チャンネルトランジスタ一部分を
レジスト６で覆い、イオン注入法によりＰ（又はＮ）チ
ャンネルトランジスターのソース・ドレイン領域となる
活性層部分にＰ（又はＮ）型不純物７を導入することに
よりＰ（又はＮ）チャンネルトランジスターのソース・
ドレイン領域９を形成し［第１図■］、レジスト除去後
、他方のトランジスタ一部分をレジスト６で覆い、同様
にイオン注入法等によりＮ（又はＰ）型不純物８を導入
することによりＮ（又はＰ）チャンネルトランジスター
のゲート電極４′及びソース・ドレイン領域９′を形成
し［第１図■コ、ついで全体を酸化雰囲気中で処理して
活性化し［第１図■］、最後に常法によりＳｉＯ２の層
間絶縁膜ｌＯ、コンタクトホール及びこのホールにＡΩ
のような金属電極１１を形成することにより製造されて
いる［第１図■］。
に示すようにガラス板のような同一絶縁基板１上のＮ、
Ｐ各チャンネルトランジスターとなる部分にｐｏｌｙ−
３ｉ、 ａ−３Ｌ （アモルファスＳＬ）等のＳｉ半導
体活性層２を形成し［第１図■］、その表面を熱酸化し
てＳｉＯ□のゲート絶縁膜３を形成し［第１図■コ、更
に全体にゲート電極用Ｓｉ半導体膜４を形成し［第１図
■］、この膜にイオン注入法、塗布拡散法又は気相拡散
法でＮ型（又はＰ型）不純物を拡散して低抵抗化し［第
１図■］、この低抵抗膜４をパターンニングしてゲート
電極４′を形成し［第１図■］、引続きレジスト５を残
したままＰ（又はＮ）チャンネルトランジスタ一部分を
レジスト６で覆い、イオン注入法によりＰ（又はＮ）チ
ャンネルトランジスターのソース・ドレイン領域となる
活性層部分にＰ（又はＮ）型不純物７を導入することに
よりＰ（又はＮ）チャンネルトランジスターのソース・
ドレイン領域９を形成し［第１図■］、レジスト除去後
、他方のトランジスタ一部分をレジスト６で覆い、同様
にイオン注入法等によりＮ（又はＰ）型不純物８を導入
することによりＮ（又はＰ）チャンネルトランジスター
のゲート電極４′及びソース・ドレイン領域９′を形成
し［第１図■コ、ついで全体を酸化雰囲気中で処理して
活性化し［第１図■］、最後に常法によりＳｉＯ２の層
間絶縁膜ｌＯ、コンタクトホール及びこのホールにＡΩ
のような金属電極１１を形成することにより製造されて
いる［第１図■］。
このように従来はＮ型（又はＰ型）電極及びＮ。
２両チャンネルトランジスターのソース・ドレイン領域
の形成には３回の別々のイオン注入、気相拡散或いは塗
布拡散工程が必要であった。
の形成には３回の別々のイオン注入、気相拡散或いは塗
布拡散工程が必要であった。
豆−一五
本発明の目的はＮ又はＰ型ゲート電極形成時のＳｉ半導
体膜の低抵抗化及びＮ、２両チャンネルトランジスター
のソース・ドレイン領域の形成を連続イオン注入により
行なうことにより、工程を簡略化したＣ −ＭＯＳ型薄
膜トランジスターの製造方法を提供することである。
体膜の低抵抗化及びＮ、２両チャンネルトランジスター
のソース・ドレイン領域の形成を連続イオン注入により
行なうことにより、工程を簡略化したＣ −ＭＯＳ型薄
膜トランジスターの製造方法を提供することである。
盪−一双
本発明の薄膜トランジスターの製造方法は次の２つであ
る。
る。
（１）同一絶縁基板上にＮ、２両チャンネルトランジス
ターのＳｉ半導体活性層、ＳｉＯ２ゲート絶縁膜及びゲ
ート電極用Ｓｉ半導体膜を順次形成した後、Ｎ型ゲート
電極及びＮ、２両チャンネルトランジスターのソース・
ドレイン領域を順次形成する工程を含むＣ−ＭＯＳ型薄
膜トランジスターの製造方法において、Ｎ型ゲート電極
の形成及びＮチャンネルトランジスターのソース・ドレ
イン領域の形成にはＮ型電極となる部分及びＮチャンネ
ルトランジスターのソース・ドレイン領域となる部分に
Ｐ型不純物よりもＮ型不純物が多く入るように直接、ま
たＰチャンネルトランジスターのソース・ドレイン領域
の形成にはＰチャンネルトランジスターのソース・ドレ
イン領域となる部分に選択的にＰ型不純物が入るように
ゲート絶縁膜を介して間接的に、２種の異なる型の不純
物の連続的イオン注入を行なうことを特徴とする薄膜ト
ランジスターの製造方法。
ターのＳｉ半導体活性層、ＳｉＯ２ゲート絶縁膜及びゲ
ート電極用Ｓｉ半導体膜を順次形成した後、Ｎ型ゲート
電極及びＮ、２両チャンネルトランジスターのソース・
ドレイン領域を順次形成する工程を含むＣ−ＭＯＳ型薄
膜トランジスターの製造方法において、Ｎ型ゲート電極
の形成及びＮチャンネルトランジスターのソース・ドレ
イン領域の形成にはＮ型電極となる部分及びＮチャンネ
ルトランジスターのソース・ドレイン領域となる部分に
Ｐ型不純物よりもＮ型不純物が多く入るように直接、ま
たＰチャンネルトランジスターのソース・ドレイン領域
の形成にはＰチャンネルトランジスターのソース・ドレ
イン領域となる部分に選択的にＰ型不純物が入るように
ゲート絶縁膜を介して間接的に、２種の異なる型の不純
物の連続的イオン注入を行なうことを特徴とする薄膜ト
ランジスターの製造方法。
（２）同一絶縁基板上にＮ、２両チャンネルトランジス
ターのＳｉ半導体活性層、ＳｉＯ□ゲート絶縁膜及びゲ
ート電極用Ｓｉ半導体膜を順次形成した後、Ｐ型ゲート
電極及びＮ、２両チャンネルトランジスターのソース・
ドレイン領域を順次形成する工程を含むＣ−ＭＯＳ型薄
膜トランジスターの製造方法において、Ｐ型ゲート電極
の形成及びＰチャンネルトランジスターのソース・ドレ
イン領域の形成にはＰ型電極となる部分及びＰチャンネ
ルトランジスターのソース・ドレイン領域となる部分に
Ｎ型不純物よりもＰ型不純物が多く入るように直接、ま
たＮチャンネルトランジスターのソース・ドレイン領域
の形成にはＮチャンネルトランジスターのソース・ドレ
イン領域となる部分に選択的にＮ型不純物が入るように
ゲート絶縁膜を介して間接的に、２種の異なる型の不純
物の連続的イオン注入を行なうことを特徴とする薄膜ト
ランジスターの製造方法。
ターのＳｉ半導体活性層、ＳｉＯ□ゲート絶縁膜及びゲ
ート電極用Ｓｉ半導体膜を順次形成した後、Ｐ型ゲート
電極及びＮ、２両チャンネルトランジスターのソース・
ドレイン領域を順次形成する工程を含むＣ−ＭＯＳ型薄
膜トランジスターの製造方法において、Ｐ型ゲート電極
の形成及びＰチャンネルトランジスターのソース・ドレ
イン領域の形成にはＰ型電極となる部分及びＰチャンネ
ルトランジスターのソース・ドレイン領域となる部分に
Ｎ型不純物よりもＰ型不純物が多く入るように直接、ま
たＮチャンネルトランジスターのソース・ドレイン領域
の形成にはＮチャンネルトランジスターのソース・ドレ
イン領域となる部分に選択的にＮ型不純物が入るように
ゲート絶縁膜を介して間接的に、２種の異なる型の不純
物の連続的イオン注入を行なうことを特徴とする薄膜ト
ランジスターの製造方法。
本発明方法（１）及び（２）し以下、（）内は（２）の
方法の場合を示す。図面も同様］を第２図の工程図に従
って具体的に説明すると、まずガラス板等の同一絶縁基
板１上のＮ、Ｐ各チャンネルトランジスターとなる部分
にＳｉ半導体、例えばｐｏｌｙ −Ｓｉを減圧ＣＶＤ法
により例えばＳｉＨ，流量４０ＳＣＣＭ、真空度０．５
ｔｏｒｒ、及び温度６３０℃の条件で例えば厚さ２００
０人程度人程積させてＳＬ半導体活性膜を形成した後、
フォトリソグラフィー・エツチング法によりパターンニ
ングしてＳｉ半導体活性層２を形成する［第２図■］。
方法の場合を示す。図面も同様］を第２図の工程図に従
って具体的に説明すると、まずガラス板等の同一絶縁基
板１上のＮ、Ｐ各チャンネルトランジスターとなる部分
にＳｉ半導体、例えばｐｏｌｙ −Ｓｉを減圧ＣＶＤ法
により例えばＳｉＨ，流量４０ＳＣＣＭ、真空度０．５
ｔｏｒｒ、及び温度６３０℃の条件で例えば厚さ２００
０人程度人程積させてＳＬ半導体活性膜を形成した後、
フォトリソグラフィー・エツチング法によりパターンニ
ングしてＳｉ半導体活性層２を形成する［第２図■］。
引続き熱酸化により活性層２の表面に厚さ１５００人程
度Ｏ５ｉＯ□からなるゲート絶縁膜３を形成する［第２
図■コ。更に全面に、ゲート電極となるＳｉ半導体、例
えばｐｏｌｙ−５ｉを活性層の場合と同様、減圧ＣＶＤ
法等で厚さ４０００人程度人程積せしめて、ゲート電極
となるＳｉ半導体膜４を形成する［第２図■］。
度Ｏ５ｉＯ□からなるゲート絶縁膜３を形成する［第２
図■コ。更に全面に、ゲート電極となるＳｉ半導体、例
えばｐｏｌｙ−５ｉを活性層の場合と同様、減圧ＣＶＤ
法等で厚さ４０００人程度人程積せしめて、ゲート電極
となるＳｉ半導体膜４を形成する［第２図■］。
従来はこの時点でイオン注入法、塗布拡散法又は気相拡
散法によってＳｉ半導体膜４のＮ型（又はＰ型）低抵抗
化を行なっていたのであるが、本発明では不純物導入を
行なわずにフォトリングラフイー・エツチング工程によ
りゲート電極のパターンを形成する。この時フォトレジ
スト５を用いてエツチングするのはゲート電極となるＳ
ｉ半導体膜４だけでゲート絶縁膜３はそのまま残す［第
２図■コ。次にフォトレジスト５を除去した後、Ｐ（又
はＮ）チャンネルトランジスター領域をフォトレジスト
６でマスクし、Ｎ（又はＰ）チャンネルトランジスター
のソース・ドレイン領域のゲート絶縁膜を選択的にエツ
チングする。この場合、エツチング液としてバッファー
弗酸や弗酸水溶液を用いればゲート電極用のＳｉ半導体
をマスクとしてエツチングできる［第２図■］。その後
フォトレジスト６を除去すれば、ゲート電極となるＳｉ
半導体膜４及びＰ。
散法によってＳｉ半導体膜４のＮ型（又はＰ型）低抵抗
化を行なっていたのであるが、本発明では不純物導入を
行なわずにフォトリングラフイー・エツチング工程によ
りゲート電極のパターンを形成する。この時フォトレジ
スト５を用いてエツチングするのはゲート電極となるＳ
ｉ半導体膜４だけでゲート絶縁膜３はそのまま残す［第
２図■コ。次にフォトレジスト５を除去した後、Ｐ（又
はＮ）チャンネルトランジスター領域をフォトレジスト
６でマスクし、Ｎ（又はＰ）チャンネルトランジスター
のソース・ドレイン領域のゲート絶縁膜を選択的にエツ
チングする。この場合、エツチング液としてバッファー
弗酸や弗酸水溶液を用いればゲート電極用のＳｉ半導体
をマスクとしてエツチングできる［第２図■］。その後
フォトレジスト６を除去すれば、ゲート電極となるＳｉ
半導体膜４及びＰ。
Ｎ各チャンネルトランジスターのソース・ドレイン領域
となるＳｉ半導体活性層２のうち、Ｐ（又はＮ）チャン
ネルトランジスターのソース・ドレイン領域だけがＳｉ
Ｏ２のゲート絶縁膜３でマスクされた状態となる［第２
図■］。続いて本発明の特徴である連続イオン注入を行
なう。まずＰ（又はＮ）型不純物７として、例えばＢ”
（又はｐ”）をエネルギー８０ＫｅＶ（又は１５０Ｋｅ
Ｖ）、ドーズ量３ Ｘ１５”／ａｄの条件で注入する。
となるＳｉ半導体活性層２のうち、Ｐ（又はＮ）チャン
ネルトランジスターのソース・ドレイン領域だけがＳｉ
Ｏ２のゲート絶縁膜３でマスクされた状態となる［第２
図■］。続いて本発明の特徴である連続イオン注入を行
なう。まずＰ（又はＮ）型不純物７として、例えばＢ”
（又はｐ”）をエネルギー８０ＫｅＶ（又は１５０Ｋｅ
Ｖ）、ドーズ量３ Ｘ１５”／ａｄの条件で注入する。
この時、Ｂ”（又はＰ”）はゲート電極となる部分４及
びＰ。
びＰ。
Ｎ両チャンネルトランジスターのソース・ドレイン領域
となる部分に注入されるが、ゲート電極部分下のゲート
絶縁膜は通り抜けず、且つＰ（又はＮ）チャンネルトラ
ンジスターのソース・ドレイン領域上のゲート絶縁膜は
通り抜ける条件であることが必要である。引続きＮ（又
はＰ）型不純物８として例えばＡｓ” （又はＢＦ”）
をエネルギー４０ＫｅＶ（又は５０ＫｅＶ）、ドーズ量
６ Ｘ １０”／ｃｄの条件で注入する。この時、Ａｓ
” （又はＢＦ” ）はゲート電極となる部分及びＮ（
又はＰ）チャンネルトランジスターのソース・ドレイン
領域となる部分には注入されるが、ＳｉＯ□ゲート絶縁
膜によるブロッキングによりＰ（又はＮ）チャンネルト
ランジスターのソース・ドレイン領域となる部分には注
入されない［第２図■］６上記のような条件で連続イオ
ン注入を行なえば、Ｐ（又はＮ）チャンネルトランジス
ターのソース・ドレイン領域部分にはＰ（又はＮ）型不
純物であるＢ責又はＰ”）が選択的に注入され、この領
域９のＳｉ半導体はＰ（又はＮ）型となる。また、ゲー
ト電極部分とＮ（又はＰ）チャンネルトランジスターの
ソース・ドレイン領域部分にはＰ型不純物であるＢ”（
又はＢＦ２＋）とＮ型不純物であるＡｓ“（又はＰ”）
の両者が注入されるが、これらの不純物のドーズ量は、
前述のようにＡｓ”）Ｂ”（又はＢＦ２”＞Ｐ“）とし
であるので、Ｂ”（又はｐ”）はＡｓ”（又はＢＦ、
” ）によりコンペンセートされ、ゲート電極４′とＮ
（又はＰ）チャンネルトランジスターのソース・ドレイ
ン領域９′のＳｉ半導体はＮ（又はＰ）型となる。その
後、熱処理、例えば９２５℃−３０分により活性化した
後、通常の方法で層間絶縁膜１０及びＡＱ電極１１の形
成を行なって、本発明によるＣ −ＭＯ３型薄膜トラン
ジスターの製造工程が完了する［第２図■］。
となる部分に注入されるが、ゲート電極部分下のゲート
絶縁膜は通り抜けず、且つＰ（又はＮ）チャンネルトラ
ンジスターのソース・ドレイン領域上のゲート絶縁膜は
通り抜ける条件であることが必要である。引続きＮ（又
はＰ）型不純物８として例えばＡｓ” （又はＢＦ”）
をエネルギー４０ＫｅＶ（又は５０ＫｅＶ）、ドーズ量
６ Ｘ １０”／ｃｄの条件で注入する。この時、Ａｓ
” （又はＢＦ” ）はゲート電極となる部分及びＮ（
又はＰ）チャンネルトランジスターのソース・ドレイン
領域となる部分には注入されるが、ＳｉＯ□ゲート絶縁
膜によるブロッキングによりＰ（又はＮ）チャンネルト
ランジスターのソース・ドレイン領域となる部分には注
入されない［第２図■］６上記のような条件で連続イオ
ン注入を行なえば、Ｐ（又はＮ）チャンネルトランジス
ターのソース・ドレイン領域部分にはＰ（又はＮ）型不
純物であるＢ責又はＰ”）が選択的に注入され、この領
域９のＳｉ半導体はＰ（又はＮ）型となる。また、ゲー
ト電極部分とＮ（又はＰ）チャンネルトランジスターの
ソース・ドレイン領域部分にはＰ型不純物であるＢ”（
又はＢＦ２＋）とＮ型不純物であるＡｓ“（又はＰ”）
の両者が注入されるが、これらの不純物のドーズ量は、
前述のようにＡｓ”）Ｂ”（又はＢＦ２”＞Ｐ“）とし
であるので、Ｂ”（又はｐ”）はＡｓ”（又はＢＦ、
” ）によりコンペンセートされ、ゲート電極４′とＮ
（又はＰ）チャンネルトランジスターのソース・ドレイ
ン領域９′のＳｉ半導体はＮ（又はＰ）型となる。その
後、熱処理、例えば９２５℃−３０分により活性化した
後、通常の方法で層間絶縁膜１０及びＡＱ電極１１の形
成を行なって、本発明によるＣ −ＭＯ３型薄膜トラン
ジスターの製造工程が完了する［第２図■］。
なお本実施例では、イオン注入用の不純物として、Ｐ型
にはＢ”（又はＢＦ２”）、Ｎ型にはＡｓ”（又はＰ＋
）を用いたが、その他の不純物としてＮ型にはＰ＋及び
ｓｂ”（又はＡｓ”及びｓｂ”）が、またＰ型にはＢＦ
、 ” （又はＢ”）が使用できる。また、注入エネル
ギーやドーズ量は活性層やゲート絶縁膜及びゲート電極
の膜厚等により変化するが、通常は活性層としては５０
０〜１０，０００人厚０ポリシリコン又はアモルファス
シリコンが、ゲート絶縁膜として各々５００〜２ 、０
００人厚０ポ酸化膜又はＣＶＤ法によるＳｉＯ２膜が、
またゲート電極としては、３，０００〜６，０００人厚
０ポリシリコンが使用される。Ｂ”（又はＢＦ２”）注
入エネルギーは２０〜１００ＫｅＶ、ドーズ量は５ Ｘ
１０” 〜５ Ｘ １０”／ｃＪ（又はＩ Ｘ １０
１ｓ〜Ｉ Ｘ １０’″／ｃＪ）、Ａｓ” （又はｐ”
）注入エネルギーは、２０〜８０ＫｅＶ（又は３０〜２
００ＫｅＶ）、ドーズ量はＩ Ｘ １０” 〜Ｉ Ｘ
１０”／ａｊ（又は５Ｘ１０１４〜５ Ｘｌ０１ｓ／ａ
Ｊ）程度の条件が採用される。
にはＢ”（又はＢＦ２”）、Ｎ型にはＡｓ”（又はＰ＋
）を用いたが、その他の不純物としてＮ型にはＰ＋及び
ｓｂ”（又はＡｓ”及びｓｂ”）が、またＰ型にはＢＦ
、 ” （又はＢ”）が使用できる。また、注入エネル
ギーやドーズ量は活性層やゲート絶縁膜及びゲート電極
の膜厚等により変化するが、通常は活性層としては５０
０〜１０，０００人厚０ポリシリコン又はアモルファス
シリコンが、ゲート絶縁膜として各々５００〜２ 、０
００人厚０ポ酸化膜又はＣＶＤ法によるＳｉＯ２膜が、
またゲート電極としては、３，０００〜６，０００人厚
０ポリシリコンが使用される。Ｂ”（又はＢＦ２”）注
入エネルギーは２０〜１００ＫｅＶ、ドーズ量は５ Ｘ
１０” 〜５ Ｘ １０”／ｃＪ（又はＩ Ｘ １０
１ｓ〜Ｉ Ｘ １０’″／ｃＪ）、Ａｓ” （又はｐ”
）注入エネルギーは、２０〜８０ＫｅＶ（又は３０〜２
００ＫｅＶ）、ドーズ量はＩ Ｘ １０” 〜Ｉ Ｘ
１０”／ａｊ（又は５Ｘ１０１４〜５ Ｘｌ０１ｓ／ａ
Ｊ）程度の条件が採用される。
但しＰ型及びＮ型の不純物のドーズ量はＮ型〉Ｐ型（又
はＰ型〉Ｎ型）である事が必要であるが、このドーズ量
差はＩ Ｘｌ０１ｓ／ａＪ以上であることが好ましい。
はＰ型〉Ｎ型）である事が必要であるが、このドーズ量
差はＩ Ｘｌ０１ｓ／ａＪ以上であることが好ましい。
本発明方法（１）により作成したＣ −ＭＯＳ型薄膜ト
ランジスターは上記実施例の場合、Ｎ型ゲート電極のシ
ート抵抗が約３０Ω／口（従来は２０〜３゜Ω／口）、
Ｎ型活性層のシート抵抗が約２００Ω／口（従来は１５
０〜２００Ω／口）、Ｐ型活性層シート抵抗が約８００
Ω／口（従来と同じ）であり、トランジスター動作も良
好であった。
ランジスターは上記実施例の場合、Ｎ型ゲート電極のシ
ート抵抗が約３０Ω／口（従来は２０〜３゜Ω／口）、
Ｎ型活性層のシート抵抗が約２００Ω／口（従来は１５
０〜２００Ω／口）、Ｐ型活性層シート抵抗が約８００
Ω／口（従来と同じ）であり、トランジスター動作も良
好であった。
効 果
本発明によるＣ−ＭＯ３型薄膜トランジスターの製造方
法は従来、３回のイオン注入を必要としていた。ゲート
電極のＮ又はＰ型低抵抗化と、Ｐ、Ｎ両チャンネルトラ
ンジスターのソース・ドレイン領域の形成を、Ｐ又はＮ
チャンネルトランジスターのソース・ドレイン領域上に
だけ残したゲート絶縁膜をマスクとして選択的、且つ連
続的なイオン注入により１度に行なうので、工程を著し
く簡略化できる。またイオン注入時にレジストを使用し
ないので、レジストの変質や除去困難等の問題も解決で
きる。
法は従来、３回のイオン注入を必要としていた。ゲート
電極のＮ又はＰ型低抵抗化と、Ｐ、Ｎ両チャンネルトラ
ンジスターのソース・ドレイン領域の形成を、Ｐ又はＮ
チャンネルトランジスターのソース・ドレイン領域上に
だけ残したゲート絶縁膜をマスクとして選択的、且つ連
続的なイオン注入により１度に行なうので、工程を著し
く簡略化できる。またイオン注入時にレジストを使用し
ないので、レジストの変質や除去困難等の問題も解決で
きる。
第１図及び第２図は夫々従来及び本発明のＣ−ＭＯ３型
薄膜トランジスターの一例の製造工程図である。 １・・・支 持 体 ２・・・Ｓｉ半導体活性層３
・・・ゲート絶縁膜 ４・・・Ｓｉ半導体膜又は層４
′・・・ゲート電極 ５，６・・・フォトレジスト
７．８・・・不純物 ９．９′・・・ソース・ドレイン領域 １０・・・層間絶縁膜 １１・・・Ａｆｌ電極恵１
図 篤１図 馬２図
薄膜トランジスターの一例の製造工程図である。 １・・・支 持 体 ２・・・Ｓｉ半導体活性層３
・・・ゲート絶縁膜 ４・・・Ｓｉ半導体膜又は層４
′・・・ゲート電極 ５，６・・・フォトレジスト
７．８・・・不純物 ９．９′・・・ソース・ドレイン領域 １０・・・層間絶縁膜 １１・・・Ａｆｌ電極恵１
図 篤１図 馬２図
Claims (1)
- 【特許請求の範囲】 １、同一絶縁基板上にＮ、Ｐ両チャンネルトランジスタ
ーのＳｉ半導体活性層、ＳｉＯ＿２ゲート絶縁膜及びゲ
ート電極用Ｓｉ半導体膜を順次形成した後、Ｎ型ゲート
電極及びＮ、Ｐ両チャンネルトランジスターのソース・
ドレイン領域を順次形成する工程を含むＣ−ＭＯＳ型薄
膜トランジスターの製造方法において、Ｎ型ゲート電極
の形成及びＮチャンネルトランジスターのソース・ドレ
イン領域の形成にはＮ型電極となる部分及びＮチャンネ
ルトランジスターのソース・ドレイン領域となる部分に
Ｐ型不純物よりもＮ型不純物が多く入るように直接、ま
たＰチャンネルトランジスターのソース・ドレイン領域
の形成にはＰチャンネルトランジスターのソース・ドレ
イン領域となる部分に選択的にＰ型不純物が入るように
ゲート絶縁膜を介して間接的に、２種の異なる型の不純
物の連続的イオン注入を行なうことを特徴とする薄膜ト
ランジスターの製造方法。 ２、同一絶縁基板上にＮ、Ｐ両チャンネルトランジスタ
ーのＳｉ半導体活性層、ＳｉＯ＿２ゲート絶縁膜及びゲ
ート電極用Ｓｉ半導体膜を順次形成した後、Ｐ型ゲート
電極及びＮ、Ｐ両チャンネルトランジスターのソース・
ドレイン領域を順次形成する工程を含むＣ−ＭＯＳ型薄
膜トランジスターの製造方法において、Ｐ型ゲート電極
の形成及びＰチャンネルトランジスターのソース・ドレ
イン領域の形成にはＰ型電極となる部分及びＰチャンネ
ルトランジスターのソース・ドレイン領域となる部分に
Ｎ型不純物よりもＰ型不純物が多く入るように直接、ま
たＮチャンネルトランジスターのソース・ドレイン領域
の形成にはＮチャンネルトランジスターのソース・ドレ
イン領域となる部分に選択的にＮ型不純物が入るように
ゲート絶縁膜を介して間接的に、２種の異なる型の不純
物の連続的イオン注入を行なうことを特徴とする薄膜ト
ランジスターの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140381A JPH01310574A (ja) | 1988-06-09 | 1988-06-09 | 薄膜トランジスターの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140381A JPH01310574A (ja) | 1988-06-09 | 1988-06-09 | 薄膜トランジスターの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01310574A true JPH01310574A (ja) | 1989-12-14 |
Family
ID=15267493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140381A Pending JPH01310574A (ja) | 1988-06-09 | 1988-06-09 | 薄膜トランジスターの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01310574A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7109554B2 (en) | 2002-03-11 | 2006-09-19 | Nec Corporation | Thin film semiconductor device and method for manufacturing same |
-
1988
- 1988-06-09 JP JP63140381A patent/JPH01310574A/ja active Pending
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