JPH0834261B2 - Ｂｉｃｍｏｓ集積回路用のｓｏｉ構造体およびその製造方法 - Google Patents

Ｂｉｃｍｏｓ集積回路用のｓｏｉ構造体およびその製造方法

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JPH0834261B2
JPH0834261B2 JP5134747A JP13474793A JPH0834261B2 JP H0834261 B2 JPH0834261 B2 JP H0834261B2 JP 5134747 A JP5134747 A JP 5134747A JP 13474793 A JP13474793 A JP 13474793A JP H0834261 B2 JPH0834261 B2 JP H0834261B2
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、最新のシリコン・オン
・オキサイド（ＳＯＩ）集積回路構造、およびこのよう
な構造を作成する方法に関し、さらに詳しくは、ＳＯＩ
構造、及びバイポーラ・デバイスとＣＭＯＳデバイスの
同時製造、いわゆるＢｉＣＭＯＳデバイスの製造に適し
た製造方法に関する。
【０００２】シリコン・オン・インシュレータ（ＳＯ
Ｉ）ウェーハ上に作成されたバイポーラ・デバイス及び
ＣＭＯＳデバイスは、従来のバルク・シリコン・ウェー
ハ上に作成されたものに比べて著しく高い性能を達成す
ることができる。バイポーラ・デバイス（ＥＣＬ、ＳＯ
Ｉ上のＳＲＡＭなど）は優れたソフト・エラー耐性を持
つ。完全な空乏チャネルを有する極薄のＳＯＩ層上に作
成されたＭＯＳデバイスは、これに匹敵するバルク・シ
リコン・デバイスの２倍程度の移動度と、最高４０％向
上した相互コンダクタンスを有する。したがって、ＳＯ
Ｉウェーハ上でのバイポーラ・デバイスとＣＭＯＳデバ
イスの同時製造は明らかに、高速、高密度の集積回路を
得るのに有利である。
【０００３】
【従来の技術】しかし、ＢｉＣＭＯＳ応用分野向けの従
来技術のＳＯＩの提案は、全く満足できるものではなか
った。高エネルギー高濃度の酸素注入によって作成され
る薄いＳＯＩウェーハは、高い欠陥密度を有することが
判明しており、高価でもある。接着法で作成したＳＯＩ
ウェーハは、シリコン層の厚さおよびウェーハ間の均質
性を制御するのに困難がある。さらに、接着ＳＯＩ法で
は、同じ基板上に薄層シリコンと厚層シリコンを形成す
ることは、これまでは実用的ではなかった。
【０００４】さらに、典型的なデバイス製造には多くの
高温工程ステップが必要であり、そのために、ＳＯＩデ
バイス中に埋め込まれた酸化物層に応力がかかり、デバ
イスの性能を低下させる欠陥が生じる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、深い
ＳＯＩ領域と浅いＳＯＩ領域が同一基板上に同時に形成
され、深い領域がバイポーラ用に使用され、浅い領域が
ＣＭＯＳ用に使用される、ＢｉＣＭＯＳ接着ＳＯＩ構造
を提供することである。
【０００６】他の目的は、サブコレクタ形成、リーチス
ルー注入、トレンチ絶縁などの高温工程ステップが、Ｓ
ＯＩ接着の前に完了し、高温エピタキシャル工程ステッ
プを必要としない、ＢｉＣＭＯＳプロセスを提供するこ
とである。
【０００７】他の目的は、すぐれた結晶品質を有し、平
面状の最終構造を有するＢｉＣＭＯＳデバイスをオリジ
ナル・ウェーハ基板上に構築できることである。
【０００８】他の目的は、抵抗率の低いｐ型サブコレク
タとｎ型サブコレクタが容易に形成されて、トランジス
タ用ならびに局所相互接続用に使用できる、ＢｉＣＭＯ
Ｓデバイスを提供することである。
【０００９】他の目的は、リーチスルー・イオン注入に
起因する欠陥を、デバイス接合の品質に影響を与えない
完全に絶縁されたリーチスルー領域内に封じ込めること
である。
【００１０】
【課題を解決するための手段】簡単に言えば、本発明
は、接着されたＳＯＩウェーハ上にＢｉＣＭＯＳ構造を
設けることを企図している。その際にまずバルク・シリ
コン・ウェーハ、すなわち埋め込まれた酸化物層のない
ウェーハ中に、段付きの絶縁トレンチとサブレーヤ相互
接続を形成する。これらの工程ステップの完了後、バル
ク・シリコン・ウェーハの平面化された上面に薄いポリ
シリコン層を形成する。次に、この薄いポリシリコン層
を、別のウェーハの表面上の酸化物層に接合して、接着
シリコン・オン・オキサイド構造を形成する。アセンブ
リ全体を実際に反転して、バルク・シリコン・ウェーハ
の下部面であったものを最深トレンチ段の底部に移す。
この接着ＳＯＩ構造では、深いＳＯＩ領域がバイポーラ
・デバイスの製造に適し、トレンチ段がＣＭＯＳデバイ
スの製造に適した浅いＳＯＩ領域を形成する。
【００１１】
【実施例】ここで図面、具体的には図１を参照すると、
本発明の特定の実施例用のプロセスは、約１×１０16原
子／cm3 のドーピング濃度のｎ型バルク・シリコン・ウ
ェーハ１０から出発する。明らかに、最終デバイス要件
に応じて、異なるドーピング濃度またはｐ型ドーピング
あるいはその両方を持つウェーハを使用することもでき
る。酸化物／窒化物複合被膜の層１２（厚さ約３０００
オングストローム）を化学蒸着（ＣＶＤ）法によってウ
ェーハ１０の表面に付着し、次にレジスト１４をＣＶＤ
酸化物／窒化物層１２の表面上に形成する。レジスト１
４をパターン付けし、酸化物／窒化物層１２中に開口を
エッチングして、リーチスルー開口を形成し、それを通
じてイオン注入を行って、ｎ+領域１８を形成する。ｎ+
領域１８は、ヒ素イオンまたはリン・イオンの注入によ
って作成することができ、接着熱サイクルの後の領域の
深さは少なくとも０．５μｍである。この段階でのデバ
イスを図１に示す。
【００１２】次にバルク・シリコン・ウェーハ１０の所
定位置に、異なる深さのトレンチを形成して、最終構造
における比較的浅い半導体領域、および、比較的深い半
導体領域になる所を画定する。トレンチの形成は、たと
えば、ＳＦ6 ／Ｃｌ2 プラズマを使って、エッチングに
より行う。レジスト１４中に最初のトレンチ開口パター
ン２８を形成し、この開口２８を通じて酸化物／窒化物
層１２をエッチングすることによって、トレンチ・セグ
メントを形成する。次に、バルク・シリコン・ウェーハ
１０をこれらの開口２８を通じて０．３μｍ未満の深さ
までエッチングする。図２に、この工程段階を図示す
る。最終段付けトレンチ構造における浅いトレンチの深
さをほぼ、この寸法に選択するのが好ましい。
【００１３】最終段付けトレンチ構造における深いトレ
ンチを形成するために、拡大開口パターン２３を最初の
開口２８に重ね合わせて形成し、この拡大開口を介して
ウェーハ１０をエッチングし、最初のトレンチを約１な
いし２．５μｍにまで深くして、最初に形成した深いト
レンチ・セグメント２２と次に形成した浅いセグメント
２４とを有する段付きトレンチを形成する（図３）。
【００１４】レジスト１４を除去し、薄い酸化物層（図
示せず）を成長させて、トレンチ側壁を不動態化する。
段付きトレンチを、通常のトレンチ充填法を使って、適
当なトレンチ誘電材料２５で充填し、たとえば、ＣＶＤ
工程段階によってＴＥＯＳ層（厚さ約３．０μｍ）を付
着し、次に、この充填材料層を、適当な化学機械的研磨
法によって酸化物／窒化物層１２の上面まで研磨するこ
とにより、平面化する。研磨後、酸化物／窒化物層１２
を除去する。この段階におけるデバイスを図４に示す。
【００１５】ここで、ＣＶＤ工程段階によってポリシリ
コンを約０．４μｍの厚さに付着することにより、ポリ
シリコン層２６を形成する。ポリシリコン層２６をパタ
ーン付けし、注入を行って、最終デバイスの要件によっ
て規定される領域にｎ+サブコレクタまたはｐ＋サブコ
レクタまたは局所相互接続、あるいはそれらの組合せを
形成する。厚さ約５００オングストロームの熱酸化物層
を層２６の表面上に成長させ、次いで厚さがやはり５０
０オングストロームのＣＶＤ窒化物層２８を酸化物層上
に形成する。次にサブコレクタ領域および相互接続領域
２９を画定するために、この酸化物／窒化物層をパター
ン付けしエッチバックする。この段階におけるデバイス
を図５に示す。ポリシリコン層２６の露光領域２９を、
約２０００オングストロームの深さまでリセス・エッチ
し、熱酸化物３２を成長させて、層２６の露光部分のす
べてを消費させる。この段階におけるデバイスを図６に
示す。
【００１６】窒化物層２８を機械的研磨ストップ層とし
て使用し、酸化物３２の表面を化学機械的研磨によって
平面化する。この段階におけるデバイスを図７に示す。
次いで図７に示す構造を「裏返し」、半導体ウェーハ３
４に接着する。半導体ウェーハ３４の上面は酸化されて
いて、図８に示すような酸化物層３６を形成する。図７
に示すような構造を酸化物の層３６に接着するには、通
常の接着法を使用してよい。例えば、アセンブリを８５
０〜１１００℃の範囲の温度にさらして、サブコレクタ
・ドーパントを活性化させ、リーチスルー領域１８に対
するドライブ・イン動作を実施させる。この接着段階の
詳細は、Ｃ・ハレント（Harendt）他の論文"Silicon-on
-Insulator Films Obtained by Etchback of Bonded Wa
fers", J.Electrochem. Soc., Vol.136, No.11, (1989
年11月)、pp.3547〜3548、及びＷ・Ｐ・マサラ（Maszar
a）他の論文"Bonding of Silicon Wafers for Silicon-
On-Inslator", J.Appl.Phys., Vol.64, No.10,（1988年
11月）、pp.4943〜4950に記載されている。
【００１７】次に、シリコン・ウェーハ１０の上面にな
ったものを化学機械的研磨して、深いトレンチ・セグメ
ント２２の新しい上面にする（図９参照）。この時点
で、ＳＯＩ構造が、１μｍ〜２．５μｍの範囲の深いシ
リコン領域３８、深さ３０００オングストローム未満の
浅いシリコン領域４０、及びリーチスルー領域１８を有
することに留意されたい。所望のデバイスの種類によっ
て規定される通常の工程段階を用いて、上記の各領域中
にデバイスを製造することができる。たとえは、エミッ
タ、真性半導体材料又は低不純物濃度のベース、及びコ
レクタを領域３８に構築し、高不純物濃度のベースを浅
い領域４０に構築することができる。これによって、ベ
ースとコレクタの接合部のキャパシタンスを非常に小さ
くすることができる。当業者には容易に理解されるよう
に、ＭＯＳＦＥＴデバイスを浅いＳＯＩ領域に作成し、
バイポーラ・トランジスタを深いＳＯＩ領域に容易に作
成することができる。図１０は例示的なＢｉＣＭＯＳ構
造の断面図であり、このＢｉＣＭＯＳ構造のレイアウト
を図１１に示す。
【００１８】本発明を単一の実施例について記述した
が、当業者には、本発明を頭記の特許請求の範囲の趣旨
および範囲内で変更を加えて実施できることが理解でき
よう。
【図面の簡単な説明】
【図１】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における最初の工程段階を示す図である。
【図２】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図１に続く工程段階を示す図である。
【図３】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図２に続く工程段階を示す図である。
【図４】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図３に続く工程段階を示す図である。
【図５】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図４に続く工程段階を示す図である。
【図６】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図５に続く工程段階を示す図である。
【図７】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図６に続く工程段階を示す図である。
【図８】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図７に続く工程段階を示す図である。
【図９】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図８二続く工程段階を示す図である。
【図１０】本発明に従って作成したＳＯＩ構造上に製造
されたＢｉＣＭＯＳデバイスの断面図である。
【図１１】本発明に従って作成したＳＯＩ構造上に製造
されたＢｉＣＭＯＳデバイスの平面図である。
【符号の説明】
１０ ウェーハ １２ 酸化物／窒化物複合被膜層 １４ レジスト １８ ｎ+領域 ２２ トレンチ・セグメント ２３ 開口 ２６ ポリシリコン層 ２８ 窒化物層 ２９ 露光領域 ３２ 酸化物 ３４ 半導体ウェーハ ３６ 酸化物層 ３８ 深いシリコン領域 ４０ 浅いシリコン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｂ 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ｚ (72)発明者 チェンミン・シェ アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、スターミル・ロード 78 (72)発明者 ルイス・エル＝シー・シュー アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、クロスビー・ロード ７ (72)発明者 キョンミン・キム アメリカ合衆国12533、ニューヨーク州ホ ープウェル・ジャンクション、マウンテ ン・パス・ロード 32 (72)発明者 ショーニン・メイ アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・フォールズ、ローズウッ ド・コート ７ (56)参考文献 特開 平２−39538（ＪＰ，Ａ) 特開 平２−125657（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】平坦な絶縁層を均一に表面に有する絶縁性
    支持基板と、該絶縁層の平坦面上に導電性ポリシリコン
    層を介して固着され、底面から上部に向けて形成されて
    階段状の頂面を有する複数の誘電体充填の絶縁トレンチ
    によりバイポーラ・デバイス領域およびＭＯＳデバイス
    領域が同時に区画されているシリコン単結晶薄膜とを含
    むＢＩＣＭＯＳ集積回路用のシリコン・オン・オキサイ
    ド（ＳＯＩ）構造体であって、 前記導電性ポリシリコン層は、前記薄膜の底面に予め付
    着され、前記平坦絶縁層との界面にほぼ均一にわたって
    広がり、かつ、デバイス分離位置およびＭＯＳデバイス
    形成位置に対応する位置において酸化物に変換されてお
    り、 前記複数のトレンチのうちでパイポーラ・デバイス領域
    を区画するトレンチは、２つの対向する内壁部分を含
    み、その各内壁部分は、対向する垂直壁間の間隔が薄膜
    の露出表面から底面に向かう程狭くなる第１および第２
    の垂直壁を含む階段構造を有しており、 ＭＯＳデバイス領域を区画するトレンチは、２つの対向
    する内壁部分を含み、その各内壁部分は、前記階段構造
    における第１の垂直壁およびそれに連接して対向壁間に
    延びている水平壁を含む構造を有しており、 バイポーラ・デバイス領域およびＭＯＳデバイス領域を
    同時に区画する絶縁トレンチ構造およびサブコレクタ用
    の導電性ポリシリコン層が絶縁性支持基板との固着前に
    シリコン薄膜内に形成されていることを特徴とするＳＯ
    Ｉ構造体。
  2. 【請求項２】シリコン・ウエーハの平坦表面から内部に
    向けて形成され段付きの底面を有する複数の誘電体充填
    の絶縁トレンチによりバイポーラ・デバイス領域および
    ＭＯＳデバイス領域が同時に区画されていて、かつ、
    デバイス分離位置およびＭＯＳデバイス形成位置に対応
    する位置において酸化物に変換されている導電性ポリシ
    リコン層が前記表面を被覆している前記シリコン・ウエ
    ーハの前記被覆表面に対して、平坦な絶縁層を表面全体
    に有する絶縁性支持基板の前記絶縁層の表面を貼り合わ
    せ、シリコン・ウエーハの露出した裏面から内部に向け
    て前記トレンチの前記底面に達するまで均一に研磨する
    ことにより前記絶縁トレンチで区画されたバイポーラ・
    デバイスおよびＭＯＳデバイスの各領域を前記研磨表面
    に露出しているシリコン単結晶薄膜を形成して成るＢＩ
    ＣＭＯＳ集積回路用のシリコン・オン・オキサイド（Ｓ
    ＯＩ）構造体であって、 前記複数のトレンチのうちでパイポーラ・デバイス領域
    を区画するトレンチは、２つの対向する内壁部分を含
    み、その各内壁部分は、対向する垂直壁間の間隔が薄膜
    の露出表面から底面に向かう程狭くなる第１および第２
    の垂直壁を含む階段構造を有しており、 ＭＯＳデバイス領域を区画するトレンチは、２つの対向
    する内壁部分を含み、その各内壁部分は、前記階段構造
    における第１の垂直壁およびそれに連接して対向壁間に
    延びている水平壁を含む構造を有しており、 バイポーラ・デバイス領域およびＭＯＳデバイス領域を
    同時に区画する絶縁トレンチ構造およびサブコレクタ用
    の導電性ポリシリコン層が絶縁性支持基板との固着前に
    シリコン薄膜内に形成されていることを特徴とするＳＯ
    Ｉ構造体。
  3. 【請求項３】バイポーラ・コレクタ接点用のドープ・リ
    ーチスルー領域がバイポーラ・デバイス領域を区画する
    前記トレンチ階段構造と同一の内壁形状を部分的に有す
    る絶縁トレンチにより区画されていることを特徴とする
    請求項１または２に記載のＳＯＩ構造体。
  4. 【請求項４】バイポーラ・デバイス領域およびＭＯＳデ
    バイス領域が同時に形成されるシリコン半導体薄膜およ
    びこの薄膜に平坦な酸化物層を介して面接着されている
    支持基板を含むＢＩＣＭＯＳ集積回路用のシリコン・オ
    ン・オキサイド（ＳＯＩ）構造体の製造方法において、 シリコン半導体ウエーハの露出表面から内部に向けて第
    １の深さまで延びる第１のトレンチ・セグメントと、該
    トレンチ・セグメントに隣接して前記第１の深さよりも
    浅い第２の深さまで延びる第２のトレンチ・セグメント
    とから成る段付き底面を有する複数のトレンチを半導体
    ウェーハ中に形成するステップと、 前記トレンチの内部に絶縁物を前記ウエーハの露出表面
    と平坦になるように付着して絶縁トレンチを形成するス
    テップと、 前記露出表面上にポリシリコン層を付着し、所定パター
    ンに従って酸化するステップと、 表面に平坦な絶縁層を有する支持基板上に、該絶縁層が
    前記ポリシリコン層と対向するように前記ウエーハを裏
    返して固着するステップと、 前記裏返したウエーハを、その露出表面から前記深い絶
    縁トレンチの底面が露出する深さまで、除去してデバイ
    ス領域を含むシリコン薄膜を形成するステップと、 より成り、絶縁トレンチおよびサブコレクタ用のポリシ
    リコン層が絶縁性支持基板との固着前にウエーハ内に形
    成されることを特徴とするＳＯＩ構造体の製造方法。
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