JPH05190721A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH05190721A
JPH05190721A JP4001560A JP156092A JPH05190721A JP H05190721 A JPH05190721 A JP H05190721A JP 4001560 A JP4001560 A JP 4001560A JP 156092 A JP156092 A JP 156092A JP H05190721 A JPH05190721 A JP H05190721A
Authority
JP
Japan
Prior art keywords
lead frame
semiconductor chip
electrode
resin
electrode member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4001560A
Other languages
English (en)
Inventor
Yoshiyuki Yoneda
義之 米田
Kazuto Tsuji
和人 辻
Junichi Kasai
純一 河西
Eiji Sakota
英治 迫田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP4001560A priority Critical patent/JPH05190721A/ja
Priority to US08/000,037 priority patent/US5399804A/en
Priority to KR1019930000113A priority patent/KR960013631B1/ko
Publication of JPH05190721A publication Critical patent/JPH05190721A/ja
Priority to US08/345,755 priority patent/US5569625A/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/70—Fillings or auxiliary members in containers or in encapsulations for thermal protection or control
    • H10W40/77—Auxiliary members characterised by their shape
    • H10W40/778—Auxiliary members characterised by their shape in encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/442—Shapes or dispositions of multiple leadframes in a single chip
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/016—Manufacture or treatment using moulds
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device

Landscapes

  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】本発明はいわゆる多層リードフレーム構造を有
する半導体装置及びその製造方法に関し、信頼性の向上
及び製品コストの低減を図ることを目的とする。 【構成】半導体チップ２１を搭載するステージ２２と、
半導体チップ２１にワイヤボンディングされる複数の電
極部材２３，２４と、この電極部材２３，２４或いは半
導体チップ２１とワイヤボンディングされるリード２６
と、半導体チップ２１，ステージ２２，電極部材２３，
２４，及びリード２６の一部を樹脂封止する樹脂パッケ
ージ２７とにより構成されており、上記ステージ２２と
電極部材２３との間、及び複数の電極部材２３，２４間
を離間配設し、この離間部分に樹脂パッケージ２７の樹
脂を介装する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にいわゆる多層リードフレーム構造を有
する半導体装置及びその製造方法に関する。
【０００２】近年、半導体装置の電源電極に発生する電
源バウンスや同時スイッチングを低減するために、信号
ピンのインダクタンスを低くすることが要求されてい
る。
【０００３】このため、基板内でリードを多層形成して
半導体チップから信号電極までの距離を短くすることに
より、配線レイアウトの最適化が図れることによりイン
ダクタンスの低減を図ったセラミックパッケージが多用
されるようになってきている。
【０００４】しかるに、セラミックパッケージはインダ
クタンスの低減は図れるものの、プラスチックパッケー
ジに比べて製造コストが高くなる欠点がある。
【０００５】そこで、リードが形成されたリードフレー
ムと、半導体チップが搭載されるステージを有したリー
ドフレームと、電源或いは接地電極となるリードフレー
ムとを積層してリードフレームを多層構造とし、これに
より電源或いは接地電極の面積を広く確保することによ
りインダクタンスの低減を図ったプラスチックパッケー
ジ構造の半導体装置が提案されている。
【０００６】
【従来の技術】図１７乃至図１９は従来の多層リードフ
レーム構造を採用した半導体装置１を示している。同図
において、２は半導体チップ，３はリード，４はステー
ジ，５は第１の電極部材，６は第２の電極部材，７は樹
脂パッケージ（図１７中、一点鎖線で示す）を夫々示し
ている。
【０００７】半導体チップ２はステージ４上に搭載され
ており、また、ステージ４の下部には接着剤付きテープ
８（例えばポリイミドテープ）を介して第１の電極部材
５が接着されており、更に第１の電極部材５の下部には
接着剤付きテープ９を介して第２の電極部材６が接着さ
れている。
【０００８】一方、図１９に示すように、第１の電極部
材５の面積はステージ４の面積よりも大きく、また第２
の電極部材６の面積は第１の電極部材５の面積よりも大
きくなるよう構成されている。更に、接着剤付きテープ
８の形状はステージ４と略同一形状とされており、また
接着剤付きテープ９の形状は第１の電極部材５と略同一
形状とされている。
【０００９】従って、組み立てられた状態で、ステージ
４，第１の電極部材５，第２の電極部材６は図１７及び
図１８に示すように、ピラミッド状に積層された状態と
なる。いま、第１の電極部材５を電源電極，第２の電極
部材６をグランド電極とすると、半導体チップ２の電源
パッド２ａと第１の電極部材５及び半導体チップ２のグ
ランドパッド２ｂと第２の電極部材６は、金（Ａｕ）ワ
イヤ１０ａ，１０ｂにより接続される。また、リード３
と各電極部材５，６もＡｕワイヤ１０ｃ，１０ｄにより
接続される。
【００１０】これにより、比較的インダクタンスの高い
各ワイヤ１０ａ〜１０ｄの長さを短くでき、かつ各電極
部材５，６の面積は広いため（少なくともリード３の幅
よりも広く設定されている）、そのインダクタンスを低
く抑えることができ、よって半導体チップ２の各パッド
２ａ，２ｂからリード３へ到るまでの間におけるインダ
クタンスを低減することができる。
【００１１】
【発明が解決しようとする課題】上記のように従来の半
導体装置１では、ステージ４と第１の電極部材５とは接
着剤付きテープ８により接合されており、また第１の電
極部材５と第２の電極部材６とは接着剤付きテープ９に
より接合される構成とされていた。
【００１２】このため、テープ９の接着剤が加熱により
分解されることにより、製造工程内の加熱工程等の高温
環境下において接着剤付きテープ９からアウタガスが発
生し、この発生したアウタガスにより各電極部材５，６
が汚染してしまい樹脂パッケージ７を構成する樹脂との
密着性及びワイヤボンディング性が低下してしまうとい
う問題点があった。また、アウタガスの影響がリード３
にも及んだ場合には、リード３と樹脂との密着性及びワ
イヤボンディング性も低下してしまう。この樹脂との密
着性及びワイヤボンディング性の低下は、半導体装置１
の信頼性を大きく低下させる原因となる。
【００１３】更に、接着剤付きテープ９は一般に高価な
ものであるため、この接着剤付きテープ９を用いて多層
リードフレームを形成することにより、半導体装置１の
製品コストが上昇してしまうという問題点があった。
【００１４】本発明は上記の点に鑑みてなされたもので
あり、信頼性の向上及び製品コストの低減を図りうる半
導体装置及びその製造方法を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】上記の課題は、半導体チ
ップと、この該半導体チップを搭載するステージと、上
記半導体チップにワイヤボンディングされる複数の電極
部材と、この電極部材或いは半導体チップとワイヤボン
ディングされることにより半導体チップと電気的に接続
される複数のリードと、上記半導体チップ，ステージ，
電極部材，及び該リードのインナーリードを樹脂封止す
る樹脂パッケージとにより構成されており、上記ステー
ジと電極部材との間及び複数の電極部材間を離間配設
し、この離間部分に樹脂パッケージの樹脂が介装された
構成としたことを特徴とする半導体装置により解決する
ことができる。
【００１６】また、上記電極部材にワイヤボンディング
可能なめっき処理を実施することにより、また上記リー
ドにワイヤボンディング可能なめっき処理を実施するこ
とにより、更に上記メッキ処理においてパラジウム（Ｐ
ｄ）をめっきを行うことにより、より効果的に解決する
ことができる。
【００１７】更に、上記の課題は、リードが形成された
第１のリードフレームの下部に、半半導体チップが搭載
されたステージが形成された第２のリードフレームを配
設し、更にその下部に外枠のみが形成されたスペーサ用
リードフレームと、電極部材を構成する電極用リードフ
レームとを交互に積層配設してリードフレーム集合体を
形成するリードフレーム形成工程と、上記半導体チップ
と第１のリードフレームとの間、半導体チップと電極用
リードフレームとの間、及び電極用リードフレームと第
１のリードフレームとの間にワイヤを配設するワイヤボ
ンディング工程と、上記ワイヤボンディングが実施され
たリードフレーム集合体を金型に装着して樹脂モールド
し、半導体チップ，ステージ，電極部材，及びリードの
インナーリードを樹脂封止する樹脂パッケージを形成す
るモールド工程と、上記樹脂パッケージが形成されたリ
ードフレーム集合体の内、樹脂パッケージの外部に位置
する不要部分を切離し除去する切離し工程とを有するこ
とを特徴とする半導体装置の製造方法により解決するこ
とができる。
【００１８】この際、第１のリードフレーム，第２のリ
ードフレーム及びスペーサ用リードフレームが精度良く
積層できるように金型及びリードフレームに位置決め部
を設ける。更に、上記金型に、この金型内において少な
くとも電極部材の位置決めを行う位置決め機構を設ける
ことにより、また上記リードフレーム集合体に、金型内
において少なくとも電極部材の位置決めを行う位置決め
部を形成することにより、より効果的に解決することが
できる。
【００１９】
【作用】上記構成とすることにより、樹脂パッケージ内
に樹脂テープ等のスペーサを配設することなく、ステー
ジ，複数の電極部材を所定距離離間させて配設すること
ができるため、樹脂テープ等からアウターガスが発生す
るようなことはなく、樹脂製パッケージとステージ，電
極部材，及びリードとの密着性を向上させることがで
き、半導体装置の信頼性を向上させることができる。
【００２０】
【実施例】次に本発明の実施例について図面と共に説明
する。図１は本発明の一実施例である半導体装置２０の
断面図である。同図において、２１は半導体チップであ
り、その上部には後述するワイヤがボンディングされる
電源，グランド，信号等の各電極パッド（図に現れず）
が形成されている。この半導体チッブ２１は、ステージ
２２にダイボンディングされることにより、ステージ２
２上に固定されている。
【００２１】また同図中、２３は電源電極部材を、２４
はグランド電極部材を夫々示している。この各電極部材
２３，２４は平板状の方形形状を有した導電性金属部材
であり、その中央部には方形孔２３ａ，２４ａが形成さ
れている。半導体チップ２１の電源パッドと電源電極部
材２３，及び半導体チップ２１のグランドパッドとグラ
ンド電極部材２４との間には金（Ａｕ）ワイヤ２５が配
設されており、よって半導体チップ２１と各電極部材２
３，２４は電気的に接続されている。
【００２２】一方、２６はリードであり、本実施例では
ガルウイング状に成形された構造を示している。このリ
ード２６は、半導体チップ２１に形成されている電極パ
ッド数に対応した数配設されている。また、２７は樹脂
パッケージであり、上記した半導体チップ２１、各電極
部材２３，２４、リード２６のインナーリード部２６ａ
を封止した構造となっている。
【００２３】上記の各電極部材２３，２４とリード２６
との間にはＡｕワイヤ２８が配設されており、よって半
導体チップ２１の電源パッドはＡｕワイヤ２５，電源電
極部材２３，Ａｕワイヤ２８を介してリード２６に電気
的に接続されており、また半導体チップ２１のグランド
パッドはＡｕワイヤ２５，グランド電極部材２３，Ａｕ
ワイヤ２８を介してリード２６に電気的に接続される。
尚、半導体チップ２１の信号パッドは、リード２６と直
接ワイヤボンディングされている。
【００２４】上記のように、各電極部材２３，２４及び
リード２６にはＡｕワイヤ２５，２６，２９がワイヤボ
ンディングされるが、各電極部材２３，２４及びリード
２６の表面には、ワイヤボンディング可能なメッキが施
されている。このめっきとしては、銀（Ａｇ）めっき，
金（Ａｕ）めっき、パラジウム（Ｐｄ）めっき等が考え
られるが、リード２６の樹脂パッケージ２７外部に施す
外部めっきとしても適用できるＰｄメッキが最も好適で
ある。
【００２５】上記のように、半導体チップ２１からリー
ド２６に到る配線経路に各電極部材２３，２４を配設す
るのは、半導体チップ２１の電源パッド或いはグランド
パッドから各リード２６に到る配線中に、面積の広い電
極部材２３，２４を設けることにより、各パッドからリ
ード２６に到る配線のインダクタンスの低減を図ること
ができ、よって電源配線及びグランド配線にバウンスや
スイッチングが生じることを防止することができるから
である。
【００２６】一方、半導体チップ２１からリード２６に
到る配線経路をＡｕワイヤ２５，２８，２９及び電極部
材２３，２４を用いることにより、パッケージとして安
価な樹脂パッケージ２７を用いることが可能となるた
め、半導体装置２０は半導体装置２０のコスト低減を図
ることもできる。
【００２７】ここで、樹脂パッケージ２７内におけるス
テージ２２と各電極部材２３，２４の配設位置に注目す
ると、ステージ２２と電源電極部材２３との間及び電源
電極部材２３とグランド電極部材２４との間は、所定の
寸法だけ離間しており、その離間部分には樹脂パッケー
ジ２７を構成する樹脂が充填されている。即ち、ステー
ジ２２と電源電極部材２３、及び電源電極部材２３とグ
ランド電極部材２４とは樹脂パッケージ２７を構成する
樹脂により絶縁された状態で樹脂パッケージ２７内に保
持された構成となっている。
【００２８】このように本発明に係る半導体装置２０で
は、従来において樹脂パッケージ７内でステージ４，各
電極部材５，６を絶縁状態で積層するために必要とされ
た接着剤付きテープ８，９（図１７参照）が不要とな
る。このため、半導体装置２０の製造工程において、或
いは半導体装置２０の実装処理において加熱処理が実施
されたとしても、アウターガスが発生するようなことは
なく、樹脂パッケージ２７とステージ２２，各電極部材
２３，２４，及びリード２６との密着性を向上させるこ
とができ、半導体装置２０の信頼性を向上させることが
できる。
【００２９】続いて、上記構成とされた半導体装置２０
の製造方法について以下説明する。
【００３０】半導体装置２０を製造するには、先ずリー
ドフレーム集合体３０を作製する。このリードフレーム
集合体３０は、第１及び第２のリードフレーム３１，３
２、電源電極用リードフレーム３３、グランド電極用リ
ードフレーム３４、スペーサ用リードフレーム３５〜３
７の合計７枚のリードフレームにより構成される。
【００３１】図２は、第１のリードフレーム３１を示し
ている。第１のリードフレーム３１は、外枠３８の内側
に複数延出したリード２６が形成されており、各リード
２６はタイバー３９によりその所定位置が固定されてい
る。この第１のリードフレーム３１は、プレス処理によ
り同図に示す形状が形成された後、ワイヤボンディング
処理を行いうるめっき、例えばＰｄめっき処理がその全
面にわたって施されている。更に、外枠３９の所定位置
には位置決め孔４０が穿設されている。
【００３２】図３は、第２のリードフレーム３２を示し
ている。第２のリードフレーム３２は、その中央位置に
半導体チップ２１が搭載されるステージ４が設けられて
おり、このステージ４はその四隅位置から外枠４１に向
け延出した４本のサポートバー４２により外枠４１に支
持されている。また、外枠４１の所定位置には位置決め
孔４３が穿設されている。
【００３３】図４は、電源電極用リードフレーム３３を
示している。電源電極用リードフレーム３３は、その中
央位置に電源電極部材２３が設けられており、この電源
電極部材２３はその四隅位置から外枠４４に向け延出し
た４本のサポートバー４５により外枠４４に支持されて
いる。また、電源電極部材２３の中央位置には方形孔２
３ａが形成されている。上記電源電極用リードフレーム
３３は、プレス処理により同図に示す形状が形成された
後、ワイヤボンディング処理を行いうるめっき、例えば
Ｐｄめっき処理がその全面にわたって施されている。更
に、外枠４４の所定位置には位置決め孔４６が穿設され
ている。尚、電源電極部材２３の面積は、上記したステ
ージ２２の面積よりも大きな面積に設定されている。
【００３４】図５は、グランド電極用リードフレーム３
４を示している。グランド電極用リードフレーム３４
は、その中央位置にグランド電極部材２４が設けられて
おり、このグランド電極部材２４はその四隅位置から外
枠４７に向け延出した４本のサポートバー４８により外
枠４７に支持されている。また、グランド電極部材２４
の中央位置には方形孔２４ａが形成されている。上記グ
ランド電極用リードフレーム３４は、プレス処理により
同図に示す形状が形成された後、ワイヤボンディング処
理を行いうるめっき、例えばＰｄめっき処理がその全面
にわたって施されると共に、外枠４７の所定位置には位
置決め孔４９が穿設されている。尚、グランド電極部材
２４の面積は、上記した電源電極部材２３の面積よりも
大きな面積に設定されている。
【００３５】更に、図６はスペーサ用リードフレーム３
５〜３７を示している。尚、スペーサ用リードフレーム
３５〜３７は全て同一構成であるため、代表してスペー
サ用リードフレーム３５についてのみ説明するものとす
る。このスペーサ用リードフレーム３５は、外枠５０の
みにより構成されるリードフレームである。従って、外
枠５０の内側位置には何ら構成物は設けられてはおら
ず、単に所定位置に位置決め孔５１が形成された構成と
されている。
【００３６】上記してきた各リードフレーム３１〜３７
を積層することによりリードフレーム集合体３０は構成
される。図７は、各リードフレーム３１〜３７が積層さ
れたリードフレーム集合体３０を示している。また、同
図では第２のリードフレーム３２のステージ２２に、既
に半導体チップ２１が搭載された状態を示している。
【００３７】同図に示すように、リードフレーム集合体
３０は、上部より第１リードフレーム３１、スペーサ用
リードフレーム３５、第２のリードフレーム３２、スペ
ーサ用リードフレーム３６、電源電極用リードフレーム
３３、スペーサ用リードフレーム３７、及びグランド電
極用リードフレーム３４を順次積層した構造を有してい
る。また、各リードフレーム３１〜３７間は、レーザ等
による溶接，或いはリベット等により接合されている。
尚、本実施例ではレーザ溶接により各リードフレーム３
１〜３７を接合した構成を示している。また、各リード
フレーム３１〜３７間の位置合わせは、位置決め孔４
０，４３，４６，４９，５１を一致させることにより容
易に行うことができる。
【００３８】上記のように各リードフレーム３１〜３７
を接合してリードフレーム集合体３０を形成することに
より、ステージ２２と電源電極部材２３との間にはスペ
ーサ用リードフレーム３６の厚さ寸法分だけの間隙が形
成され、また電源電極部材２３とグランド電極部材２４
との間にはスペーサ用リードフレーム３７の厚さ寸法分
だけの間隙が形成される。
【００３９】上記のようにリードフレーム形成工程にお
いてリードフレーム集合体３０が形成されると、続いて
図８に示すように、半導体チップ２１の電源パッドと電
源電極部材２３との間，及び半導体チップ２１のグラン
ドパッドとグランド電極部材２４との間にＡｕワイヤ２
５がワイヤボンディング処理により配設され、また各電
極部材２３，２４とリード２６との間にＡｕワイヤ２８
がワイヤボンディング処理により配設され、更に半導体
チップ２１の信号パッドとリード２６との間にもＡｕワ
イヤ２９がワイヤボンディング処理により配設される。
【００４０】上記のワイヤボンディング処理において、
図９に示すような段差部が形成された治具５２にリード
フレーム集合体３０を装着した上で、キャピラリ５３を
用いてワイヤボンディング処理を行うことにより、超音
波溶接を確実に行うことが可能となり信頼性の高いボン
ディング処理を行うことができる。尚、上記治具５２
は、各電極部材２３，２４に方形孔２３ａ，２４ａを形
成しておくことにより用いることが可能となる。
【００４１】図１０はワイヤボンディング処理が終了し
たリードフレーム集合体３０の平面図である。前記した
ように、電源電極部材２３の面積はステージ２２の面積
よりも大となっており、かつグランド電極部材２４の面
積は電源電極部材２３の面積よりも大となっている。従
って、ステージ２２，電源電極部材２３，グランド電極
部材２４は上部より下方に向け広がったピラミッド状に
配設されるため、上記した面積差分に該当する位置がボ
ンディング位置として利用でき、ボンディング位置の選
定を任意に行うことができる。
【００４２】更に、電源電極用リードフレーム３３及び
グランド電極用リードフレーム３４にはＰｄめっきが施
されているため、ワイヤボンディング性は良好であり、
これによっても確実なワイヤボンディングを実施するこ
とができる。
【００４３】上記のようにワイヤボンディング工程が終
了すると、モールド工程が実施される。モールド工程で
は、金型にリードフレーム集合体３０を装着し、樹脂を
金型に注入することにより樹脂パッケージ２７を形成す
る。このモールド工程において、樹脂封止を行うために
リードフレーム集合体３０は加熱されるが、リードフレ
ーム集合体３０にはアウターガスを発生する原因となる
樹脂テープ等は配設されていないため、アウターガスが
発生するようなことはない。
【００４４】従って、各リードフレーム３１〜３７のア
ウターガスによる汚染が防止されるため、樹脂パッケー
ジ２７を構成する樹脂と各リードフレーム３１〜３７と
の密着性は向上し、信頼性の高い半導体装置２０を形成
することができる。
【００４５】図１１は、樹脂パッケージ２７が形成され
たリードフレーム集合体３０を示している。樹脂パッケ
ージ２７が形成されることにより、ステージ２２と電源
電極部材２３との離間部分、及び電源電極部材２３とグ
ランド電極部材２４との離間部分にも樹脂が充填され
る。これにより、樹脂パッケージ２７内においてステー
ジ２２，電源電極部材２３，グランド電極部材２４は、
相互に絶縁された状態となり（尚、樹脂パッケージ２７
外においては、外枠３８，４１，４７，５０が接合する
ことによりまだ各リードフレーム３１〜３７は接続され
ている）、かつ樹脂により上記離間状態を維持した状態
で固定される。
【００４６】上記のモールド工程において、前記したよ
うに各電極部材２３，２４の中央位置には方形孔２３
ａ，２４ａが形成されているため、上記離間部分にはこ
の方形孔２３ａ，２４ａを通り樹脂が充填される。この
ため、比較的狭い上記離間部分に対しても確実に樹脂は
充填されるため、ボイドが発生するようなことはなく、
良好な樹脂封止を実現することができる。
【００４７】一方、樹脂を充填するに際し、各電極部材
２３，２４はサポートバー４２，４８に支持されただけ
の構成であるため、注入される樹脂に付勢されてその位
置が移動してしまうことが考えられる。この移動距離が
大である場合には、各電極部材２３，２４が接触してし
まい、半導体装置２０が適正に作動できなくなるおそれ
がある。
【００４８】このため、図１２（Ａ），（Ｂ）に示すよ
うに、電源電極用リードフレーム３３の電源電極部材２
３、及びグランド電極用リードフレーム３４のグランド
電極部材２４にイジェクトピン５３，５４が係合する係
合孔５５〜５８を形成しておき、イジェクトピン５３を
同図（Ａ）に示すようにテーパを有した形状とすると共
に、係合孔５５の径寸法を係合孔５６の径寸法より小さ
く設定することにより、イジェクトピン５３が各係合孔
５５，５６に係合することにより、電源電極部材２３及
びグランド電極部材２４が金型５９内の所定位置に位置
決めされる構成としてもよい。また、同図（Ｂ）に示す
ようにイジェクトピン５４に段差を形成しておき、この
段差が電源電極部材２３及びグランド電極部材２４に形
成された係合孔５７，５８と係合することにより、電源
電極部材２３及びグランド電極部材２４が金型５９内の
所定位置に位置決めされる構成としてもよい。
【００４９】更に、図１３に示すように金型６０の構成
を、下型６０ａにリードフレーム集合体３０を装着する
段差部を有した装着台６１を形成すると共に、ステージ
２２，各電極部材２３，２４が載置される部位に真空引
きを行いうる真空引き配管６２を設けた構成としても良
い。この構成とされた金型６０によれば、リードフレー
ム集合体３０が装着台６１に装着されて真空引き配管６
２により真空引きされることにより、ステージ２２及び
各電極部材２３，２４の移動規制されるため、樹脂が充
填されてもステージ２２及び各電極部材２３，２４が移
動し接触してしまうことを確実に防止することができ
る。
【００５０】尚、図１３に示される金型６０を用いるこ
とにより、装着台６１が配設された位置に該当する部位
には樹脂が充填されないことになるが、この部位には、
図１４に示すように放熱部材６３を配設したり、また樹
脂を充填する等により封止することができる。
【００５１】更に、モールド工程時におけるステージ２
２及び各電極部材２３，２４の移動を防止する手段とし
て、図１５に示すように、各電極部材２３，２４に金型
の下面と当接する折曲部２３ｂ，２４ｂを形成してお
き、樹脂モールド時にはこの折曲部２３ｂ，２４ｂが金
型の下面と当接することにより各電極部材２３，２４を
金型内で支持する構成としてもよい。
【００５２】一方、半導体装置の樹脂モールド工程にお
いては、金型からの樹脂の漏れを防止するために、リー
ドフレームにタイバーを設けることが一般に行われてい
る。従って、本願発明のように複数のリードフレーム３
１〜３７より構成されるリードフレーム集合体３０を樹
脂モールドする場合に、各リードフレームにタイバーを
形成することが考えられる。しかるに本実施例では、タ
イバー３９は第１のリードフレーム３１のみに形成する
構成とし、他のリードフレームにはタイバーを形成しな
い構成とした。このため、金型内より金型外部に延出す
るサポートバー４２，４５，４８を有する各リードフレ
ーム３２，３３，３４における樹脂漏れが問題となる。
【００５３】しかるに、図１６（同図では、電源電極用
リードフレー３２を例に示す）に示すように金型を分割
金型６４ａ〜６４ｄとし、この金型６４ａ〜６４ｄを電
源電極用リードフレー３２の外枠４４の内側位置に装着
し、各金型６４ａ〜６４ｄによりサポートバー４５（４
２，４８）を挟む構成とすることにより、タイバーを設
けることなく、樹脂モールド時における金型からの樹脂
漏れを防止することができる。このように、タイバーを
配設位置を少なくすることにより、面倒なタイバーカッ
ト作業を簡略化でき製造効率を向上させることができ
る。
【００５４】上記したモールド工程が終了すると、続い
て図１１にＡ−Ａ線で示す位置において切断処理を行
い、各リードフレーム３１〜３７の不要な外枠部分を切
り落とし、リード２６を所定形状に成形することによ
り、図１に示される信頼性が高く低コストを実現できる
半導体装置２０が形成される。
【００５５】尚、上記した実施例ではリードフレームを
合計７枚積層したリードフレーム集合体３０を示した
が、リードフレームの枚数はこれに限定されるものでは
ない。
【００５６】また、上記した実施例ではステージ２２と
電源電極部材２３との間、及び電源電極部材２３とグラ
ンド電極部材２４との間を離間させるのに、第２のリー
ドフレーム３２，電源電極用リードフレーム３３，グラ
ンド電極用リードフレーム３４とは別構成のスペーサ用
リードフレーム３６，３７を用いた構成とした。しかる
に、スペーサ用リードフレームに代えて第２のリードフ
レーム，電源電極用リードフレーム，グランド電極用リ
ードフレームの外枠に突起，ピン，ボス等を設け、これ
らによりステージと電源電極部材との間、及び電源電極
部材とグランド電極部材との間を離間させる構成として
もよい。更に、上記の突起，ピン，ボス等を各リードフ
レームに一体的に設けることにより、部品点数の削減を
図り得る構成としてもよい。
【００５７】
【発明の効果】上述の如く本発明によれば、樹脂パッケ
ージ内に樹脂テープ等のスペーサを配設することなく、
ステージ，複数の電極部材を所定距離離間させて配設す
ることができるため、樹脂テープ等からアウターガスが
発生するようなことはなく、樹脂製パッケージとステー
ジ，電極部材，及びリードとの密着性を向上させること
ができ、半導体装置の信頼性を向上させることができる
と共に、樹脂テープが不要となることによりコストの低
減を図ることができる等の特長を有する。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体装置の断面図で
ある。
【図２】第１のリードフレームを示す平面図である。
【図３】第２のリードフレームを示す平面図である。
【図４】電源電極用リードフレームを示す平面図であ
る。
【図５】グランド電極用リードフレームを示す平面図で
ある。
【図６】スペーサ用リードフレームを示す平面図であ
る。
【図７】リードフレーム集合体を示す断面図である。
【図８】ワイヤボンディングが実施されたリードフレー
ム集合体を示す断面図である。
【図９】ワイヤボンディング時に用いるのに望ましい治
具を示す図である。
【図１０】ワイヤボンディングが実施されたリードフレ
ーム集合体を示す平面図である。
【図１１】樹脂パッケージが形成されたリードフレーム
集合体を示す断面図である。
【図１２】樹脂モールド時に電極部材が移動しないよう
にする構成を説明するための図である。
【図１３】樹脂モールド時に電極部材が移動しないよう
にする構成を説明するための図である。
【図１４】放熱部材を設けた半導体装置を示す図であ
る。
【図１５】樹脂モールド時に電極部材が移動しないよう
にする構成を説明するための図である。
【図１６】モールド工程に用いられる金型構造を説明す
るための図である。
【図１７】従来の半導体装置を説明するための断面図で
ある。
【図１８】従来の半導体装置を説明するための平面図で
ある。
【図１９】従来の半導体装置を説明するための分解図で
ある。
【符号の説明】
２０ 半導体装置 ２１ 半導体チップ ２２ ステージ ２３ 電源電極部材 ２３ａ，２４ａ 方形孔 ２３ｂ，２４ｂ 折曲部 ２４ グランド電極部材 ２５，２８，２９ Ａｕワイヤ ２６ リード ２７ 樹脂パッケージ ３０ リードフレーム集合体 ３１ 第１のリードフレーム ３２ 第２のリードフレーム ３３ 電源電極用リードフレーム ３４ グランド電極用リードフレーム ３５〜３７ スペーサ用リードフレーム ３８，４１，４４，４７，５０ 外枠 ３９ タイバー ４０，４３，４６，４９，５１ 位置決め孔 ４２，４５，４８ サポートバー ５２ 治具 ５３，５４ イジェクトピン ５５〜５８ 係合孔 ５９，６０，６４ａ〜６４ｄ 金型 ６１ 装着台 ６２ 真空引き配管 ６３ 放熱部材
フロントページの続き (72)発明者 迫田 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ（２１）と、 該半導体チップ（２１）を搭載するステージ（２２）
    と、 該半導体チップ（２１）にワイヤボンディングされる複
    数の電極部材（２３，２４）と、 該電極部材（２３，２４）或いは該半導体チップ（２
    １）とワイヤボンディングされることにより、該半導体
    チップ（２１）と電気的に接続される複数のリード（２
    ６）と、 該半導体チップ（２１），ステージ（２２），電極部材
    （２３，２４），及び該リード（２６）のインナーリー
    ド（２６ａ）を樹脂封止する樹脂パッケージ（２７）と
    により構成されており、 該ステージ（２２）と該電極部材（２３）との間、及び
    該複数の電極部材（２３，２４）間を離間配設し、該離
    間部分に該樹脂パッケージ（２７）の樹脂が介装された
    構成としたことを特徴とする半導体装置。
  2. 【請求項２】 該電極部材（２３，２４）に、ワイヤボ
    ンディング可能なめっき処理がされていることを特徴と
    する請求項１の半導体装置。
  3. 【請求項３】 該リード（２６）に、ワイヤボンディン
    グ可能なめっき処理がされていることを特徴とする請求
    項１または２のいずれか記載の半導体装置。
  4. 【請求項４】 該メッキ処理として、パラジウム（Ｐ
    ｄ）又は銀（Ａｇ）又は金（Ａｕ）をめっきしてなるこ
    とを特徴とする請求項１乃至３のいずれか記載の半導体
    装置。
  5. 【請求項５】 リード（２６）が形成された第１のリー
    ドフレーム（３１）の下部に、半導体チップ（２１）が
    搭載されたステージ（２２）が形成された第２のリード
    フレーム（３２）を配設し、更にその下部に外枠（５
    ０）のみが形成されたスペーサ用リードフレーム（３５
    〜３７）と、電極部材（２３，２４）を構成する電極用
    リードフレーム（３３，３４）とを交互に積層配設して
    リードフレーム集合体（３０）を形成するリードフレー
    ム形成工程と、 該半導体チップ（２１）と該第１のリードフレーム（３
    １）との間、該半導体チップ（２１）と該電極用リード
    フレーム（３３，３４）との間、及び該電極用リードフ
    レーム（３３，３４）と該第１のリードフレーム（３
    １）との間にワイヤ（２５，２８，２９）を配設するワ
    イヤボンディング工程と、 上記ワイヤボンディングが実施されたリードフレーム集
    合体（３０）を金型（５９，６０，６４ａ〜６４ｄ）に
    装着して樹脂モールドし、該半導体チップ（２１），ス
    テージ（２２），電極部材（２３，２４），及び該リー
    ド（２６）のインナーリード（２６ａ）を樹脂封止する
    樹脂パッケージ（２７）を形成するモールド工程と、 該樹脂パッケージ（２７）が形成されたリードフレーム
    集合体（３０）の内、該樹脂パッケージ（２７）の外部
    に位置する不要部分を切離し除去する切離し工程とを有
    することを特徴とする半導体装置の製造方法。
  6. 【請求項６】 該リードフレーム形成工程前に、該第１
    のリードフレーム（３１）と該電極用リードフレーム
    （３３，３４）との双方或いはいずれか一方に、ワイヤ
    ボンディングが可能なメッキ処理を行うことを特徴とす
    る請求項５の半導体装置の製造方法。
  7. 【請求項７】 該第１のリードフレーム（３１），スペ
    ーサ用リードフレーム（３５〜３７）及び電極用リード
    フレーム（３３，３４）に、モールド度に金型（５９，
    ６０，６４ａ〜６４ｄ）と位置合わせするための共通の
    位置決め孔を形成することを特徴とする請求項５の半導
    体装置の製造方法。
  8. 【請求項８】 該金型（５９，６０）には、該金型（５
    ９，６０）内において少なくとも該電極部材（２３，２
    ４）の位置決めを行う位置決め機構（５３，５４，６
    ２）が設けられていることを特徴とする請求項５または
    ６のいずれかに記載の半導体装置の製造方法。
  9. 【請求項９】 該リードフレーム集合体（３０）には、
    該金型（６４ａ〜６４ｄ）内において少なくとも該電極
    部材（２３，２４）の位置決めを行う位置決め部（２３
    ｂ，２４ｂ）が形成されていることを特徴とする請求項
    ５または６のいずれかに記載の半導体装置の製造方法。
JP4001560A 1992-01-07 1992-01-08 半導体装置及びその製造方法 Withdrawn JPH05190721A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4001560A JPH05190721A (ja) 1992-01-08 1992-01-08 半導体装置及びその製造方法
US08/000,037 US5399804A (en) 1992-01-08 1993-01-04 Semiconductor device and method of producing the same
KR1019930000113A KR960013631B1 (ko) 1992-01-07 1993-01-07 반도체 장치와 그 제조방법
US08/345,755 US5569625A (en) 1992-01-08 1994-11-22 Process for manufacturing a plural stacked leadframe semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4001560A JPH05190721A (ja) 1992-01-08 1992-01-08 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH05190721A true JPH05190721A (ja) 1993-07-30

Family

ID=11504909

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4001560A Withdrawn JPH05190721A (ja) 1992-01-07 1992-01-08 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US5399804A (ja)
JP (1) JPH05190721A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0693779A3 (en) * 1994-07-13 1997-01-08 Seiko Epson Corp Resin-molded semiconductor component and its manufacturing process
JP2005142428A (ja) * 2003-11-07 2005-06-02 Densei Lambda Kk リードフレームおよびリードフレームの製造方法
JP2010278138A (ja) * 2009-05-27 2010-12-09 Elpida Memory Inc 半導体装置及びその製造方法
CN104900622A (zh) * 2014-03-06 2015-09-09 扬智科技股份有限公司 导线架以及芯片封装结构

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1994023448A1 (fr) * 1993-04-06 1994-10-13 Tokuyama Corporation Boitier pour puce de semiconducteur
JPH0917809A (ja) * 1995-06-30 1997-01-17 Sumitomo Kinzoku Electro Device:Kk 半導体セラミックパッケージの製造方法と装置
GB2344934A (en) * 1995-10-24 2000-06-21 Altera Corp Integrated circuit package
KR100443484B1 (ko) * 1996-02-19 2004-09-18 마츠시타 덴끼 산교 가부시키가이샤 반도체장치및그제조방법
JPH09260550A (ja) * 1996-03-22 1997-10-03 Mitsubishi Electric Corp 半導体装置
US5778520A (en) * 1996-07-03 1998-07-14 Kim; Jong Tae Method of making an assembly package in an air tight cavity and a product made by the method
US6028773A (en) * 1997-11-14 2000-02-22 Stmicroelectronics, Inc. Packaging for silicon sensors
DE69839597D1 (de) * 1998-01-13 2008-07-24 Lucent Technologies Inc Hochfrequenzhalbleiteranordnung
JP3575001B2 (ja) 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3398721B2 (ja) 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
USRE40112E1 (en) 1999-05-20 2008-02-26 Amkor Technology, Inc. Semiconductor package and method for fabricating the same
US6453547B1 (en) * 1999-11-10 2002-09-24 Micron Technology, Inc. Coupling spaced bond pads to a contact
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
US6414396B1 (en) 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
KR100559664B1 (ko) 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
US7183138B2 (en) * 2000-08-23 2007-02-27 Micron Technology, Inc. Method and apparatus for decoupling conductive portions of a microelectronic device package
US6552416B1 (en) 2000-09-08 2003-04-22 Amkor Technology, Inc. Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring
US6437449B1 (en) 2001-04-06 2002-08-20 Amkor Technology, Inc. Making semiconductor devices having stacked dies with biased back surfaces
US6552275B2 (en) * 2001-04-16 2003-04-22 Intel Corporation Surface mount component
US20050156322A1 (en) * 2001-08-31 2005-07-21 Smith Lee J. Thin semiconductor package including stacked dies
CN100400866C (zh) * 2003-07-25 2008-07-09 Lg电子株式会社 冷却器的活塞组件
US8422243B2 (en) * 2006-12-13 2013-04-16 Stats Chippac Ltd. Integrated circuit package system employing a support structure with a recess
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US7989931B2 (en) * 2007-09-26 2011-08-02 Stats Chippac Ltd. Integrated circuit package system with under paddle leadfingers
JP5172590B2 (ja) * 2008-10-14 2013-03-27 新光電気工業株式会社 積層配線基板の樹脂封止方法及び樹脂封止装置
US8080885B2 (en) * 2008-11-19 2011-12-20 Stats Chippac Ltd. Integrated circuit packaging system with multi level contact and method of manufacture thereof
US8525312B2 (en) * 2011-08-12 2013-09-03 Tessera, Inc. Area array quad flat no-lead (QFN) package
CN102569135A (zh) * 2012-02-07 2012-07-11 三星半导体(中国)研究开发有限公司 用于引线键合的加热块
US9601419B1 (en) 2014-06-06 2017-03-21 Altera Corporation Stacked leadframe packages
KR20160028014A (ko) * 2014-09-02 2016-03-11 삼성전자주식회사 반도체 소자 패키지 제조방법
US10361098B2 (en) * 2016-12-23 2019-07-23 Texas Instruments Incorporated QFN pin routing thru lead frame etching
US20210043466A1 (en) 2019-08-06 2021-02-11 Texas Instruments Incorporated Universal semiconductor package molds
US11158567B2 (en) 2019-08-09 2021-10-26 Texas Instruments Incorporated Package with stacked power stage and integrated control die
US11715679B2 (en) 2019-10-09 2023-08-01 Texas Instruments Incorporated Power stage package including flexible circuit and stacked die
US11302615B2 (en) 2019-12-30 2022-04-12 Texas Instruments Incorporated Semiconductor package with isolated heat spreader

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4043027A (en) * 1963-12-16 1977-08-23 Texas Instruments Incorporated Process for encapsulating electronic components in plastic
US3930114A (en) * 1975-03-17 1975-12-30 Nat Semiconductor Corp Integrated circuit package utilizing novel heat sink structure
US4677526A (en) * 1984-03-01 1987-06-30 Augat Inc. Plastic pin grid array chip carrier
US4680617A (en) * 1984-05-23 1987-07-14 Ross Milton I Encapsulated electronic circuit device, and method and apparatus for making same
JPS61108160A (ja) * 1984-11-01 1986-05-26 Nec Corp コンデンサ内蔵型半導体装置及びその製造方法
US4801765A (en) * 1986-01-06 1989-01-31 American Telephone And Telegraph Company, At&T Bell Laboratories Electronic component package using multi-level lead frames
JPH0394457A (ja) * 1989-09-06 1991-04-19 Matsushita Electron Corp リードフレームおよびその製造方法
JP2530056B2 (ja) * 1989-09-14 1996-09-04 株式会社東芝 樹脂封止型半導体装置及びその製造方法
US5025114A (en) * 1989-10-30 1991-06-18 Olin Corporation Multi-layer lead frames for integrated circuit packages
USRE34227E (en) * 1989-11-27 1993-04-20 Motorola, Inc. Non-cyanide electrode cleaning process
US5216280A (en) * 1989-12-02 1993-06-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having pads at periphery of semiconductor chip
US5258575A (en) * 1990-05-07 1993-11-02 Kyocera America, Inc. Ceramic glass integrated circuit package with integral ground and power planes
JP2978533B2 (ja) * 1990-06-15 1999-11-15 株式会社日立製作所 半導体集積回路装置
JPH0766949B2 (ja) * 1990-09-28 1995-07-19 富士通株式会社 Ｉｃパッケージ
US5138430A (en) * 1991-06-06 1992-08-11 International Business Machines Corporation High performance versatile thermally enhanced IC chip mounting
US5403784A (en) * 1991-09-03 1995-04-04 Microelectronics And Computer Technology Corporation Process for manufacturing a stacked multiple leadframe semiconductor package using an alignment template

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0693779A3 (en) * 1994-07-13 1997-01-08 Seiko Epson Corp Resin-molded semiconductor component and its manufacturing process
US5633529A (en) * 1994-07-13 1997-05-27 Seiko Epson Corporation Resin sealing type semiconductor device and method of making the same
KR100386052B1 (ko) * 1994-07-13 2003-08-09 세이코 엡슨 가부시키가이샤 수지봉지형반도체장치및그제조방법
JP2005142428A (ja) * 2003-11-07 2005-06-02 Densei Lambda Kk リードフレームおよびリードフレームの製造方法
JP2010278138A (ja) * 2009-05-27 2010-12-09 Elpida Memory Inc 半導体装置及びその製造方法
CN104900622A (zh) * 2014-03-06 2015-09-09 扬智科技股份有限公司 导线架以及芯片封装结构

Also Published As

Publication number Publication date
US5399804A (en) 1995-03-21
US5569625A (en) 1996-10-29

Similar Documents

Publication Publication Date Title
US5569625A (en) Process for manufacturing a plural stacked leadframe semiconductor device
JP3269815B2 (ja) 半導体装置及びその製造方法
KR100192760B1 (ko) 메탈 캐리어 프레임을 이용한 bag반도체 패키지의 제조방법 및 그반도체 패키지
EP0680086B1 (en) Semiconductor device and method of producing said semiconductor device
JP3007023B2 (ja) 半導体集積回路およびその製造方法
US8222716B2 (en) Multiple leadframe package
CN1855409B (zh) 制造半导体器件的方法
JPH08255862A (ja) リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型
JP2004079760A (ja) 半導体装置及びその組立方法
JPH0778911A (ja) 樹脂封止型半導体装置
TWI395316B (zh) 多晶片模組封裝件
JPH02285646A (ja) 半導体装置
US6326679B1 (en) Low cost heat sink for packaged semiconductor device
JP2779620B2 (ja) 半導体装置の保持器および集積回路をプラスチック・パッケージの内部に収納する方法
KR100274854B1 (ko) 반도체장치 및 반도체장치용 리이드프레임
US5420459A (en) Resin encapsulation type semiconductor device having an improved lead configuration
US5661900A (en) Method of fabricating an ultrasonically welded plastic support ring
KR960013631B1 (ko) 반도체 장치와 그 제조방법
US7414303B2 (en) Lead on chip semiconductor package
KR100621990B1 (ko) 반도체 패키지 및 그 제조 방법
JP2697743B2 (ja) 樹脂封止型半導体装置
KR100271640B1 (ko) 반도체 패키지 및 그 적층구조
JPH08181168A (ja) 半導体装置
JP2500664B2 (ja) 半導体装置
JPH08125051A (ja) 半導体装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990408