JPH05190814A

JPH05190814A - トランジスタの基本レイアウト方法

Info

Publication number: JPH05190814A
Application number: JP216392A
Authority: JP
Inventors: Shinji Sato; 眞司佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-01-09
Filing date: 1992-01-09
Publication date: 1993-07-30

Abstract

(57)【要約】（修正有）【目的】トランジスタを全面に敷き詰めることができ、
短納期を実現しつつトランジスタの集積密度を高める。【構成】半導体基板にＰ型又はＮ型の拡散領域１０を形
成すると共に、該拡散領域の表面にゲート電極１１を沿
わせ、少なくとも１層目の配線層を含む最下層配線層に
形成する複数の固定配線１２〜１４を、ゲート電極１１
に並行させると共に拡散領域１０に重なるように位置さ
せ、且つ、ゲート電極１１と第１の固定配線１２との
間、ゲート電極１１で区分けされた拡散領域１０の一方
の領域１０ａと第２の固定配線１３との間、及び、前記
ゲート電極１１で区分けされた拡散領域１０の他方の領
域１０ｂと第３の固定配線１４との間を、それぞれコン
タクトホール１５で接続し、さらに、これらの固定配線
１２〜１４をビアホール１６により最終配線層に露出さ
せる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩの開発期間を短
縮するのに好適なトランジスタの基本レイアウト方法に
関する。一般に、標準的なセミカスタムＬＳＩの代表は
トランジスタパターンを固定化したゲートアレイであ
り、全ての配線層に任意の配線プログラムを施すことに
より、様々なロジック回路を自由に作ることができ、少
量・多品種のＬＳＩ開発に多用される。

【０００２】ところで、ゲートアレイでは全ての配線層
に手を加える必要があるために、きわめて短い納期を要
求されるＬＳＩ開発には、必ずしも最適ではなかった。

【０００３】

【従来の技術】電子情報通信学会研究会（１９８９．
６．２３）ＣＡＳ８９−３１『超短納期ＡＳＩＣ「ＱＣ
Ｌシリーズ」、山下他』には、トランジスタパターン
を固定化すると共に、最終層以外の配線層をも固定化し
た短納期ＬＳＩ技術が開示されている。これによれば、
最終配線層のみのプログラムでよいため、開発期間を相
当に短縮化できる。

【０００４】図１４は従来の短納期ＬＳＩの要部レイア
ウト図である。ＬＳＩチップ１の内部領域（Inner regi
on）には、Ｐチャネル型トランジスタとＮチャネル型ト
ランジスタを含む多数の基本トランジスタ２が規則的に
並べられており、基本トランジスタ２の間には配線領域
（配線チャネルとも言う）３、４が設けられている。配
線チャネル３、４には多数のビアホール（Via hole）や
多数の固定配線（１stlayer wiring）が予め形成されて
おり、最終層を２層目とすると、この２層目のプログラ
ム配線によって任意の回路構成を実現する。

【０００５】

【発明が解決しようとする課題】しかしながら、かかる
従来の短納期ＬＳＩにあっては、基本トランジスタの間
に配線チャネルを設ける構成となっていたために、この
配線チャネルの分だけトランジスタの集積密度が低くな
るといった問題点があった。そこで、本発明は、トラン
ジスタを全面に敷き詰めることができ、短納期を実現し
つつトランジスタの集積密度を高めることを目的とす
る。

【０００６】

【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、半導体基板
内のトランジスタ各部と最終配線層の間を既設の固定配
線で接続し、前記最終配線層に任意の配線を施すことに
より、前記トランジスタの自在な組み合わせを可能にし
たトランジスタの基本レイアウト方法であって、半導体
基板にＰ型又はＮ型の拡散領域１０を形成すると共に、
該拡散領域の表面にゲート電極１１を沿わせ、少なくと
も１層目の配線層を含む最下層配線層に形成する複数の
固定配線１２〜１４を、前記ゲート電極１１に並行させ
ると共に前記拡散領域１０に重なるように位置させ、且
つ、前記ゲート電極１１と第１の固定配線１２との間、
前記ゲート電極１１で区分けされた拡散領域１０の一方
の領域１０ａと第２の固定配線１３との間、及び、前記
ゲート電極１１で区分けされた拡散領域１０の他方の領
域１０ｂと第３の固定配線１４との間を、それぞれコン
タクトホール１５で接続し、さらに、これらの固定配線
１２〜１４をビアホール１６により最終配線層に露出さ
せたことを特徴とする。

【０００７】

【作用】本発明では、固定配線をトランジスタ上部に配
置しているため、配線チャネルが不要になり、トランジ
スタを密集させることができ、集積密度を高めることが
できる。また、最終配線層におけるビアホールの選択接
続だけで自在な回路構成を実現でき、納期の短縮化を図
ることができる。

【０００８】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図１３は本発明に係るトランジスタの基本
レイアウト方法の一実施例を示す図である。図２におい
て、２０はＬＳＩチップである。ＬＳＩチップ２０は入
出力回路や端子等を配置する周辺領域（Peripheral reg
ion ）と、周辺領域に囲まれた内部領域（Inner regio
n）とを有し、内部領域には、その一部の拡大図を示す
ように多数のトランジスタ列Ａ、Ｂ、Ｃ、Ｄ、……を配
置している。ここに、各列はＰチャネル型又はＮチャネ
ル型の同一タイプのトランジスタで構成され、且つ、隣
り合う列でタイプが異なるように配列されている。

【０００９】それぞれの列は、Ｐ型又はＮ型不純物の拡
散領域（Diffusion region）を列の長手方向に形成し、
この拡散領域の表面に、多数個のゲート電極（Poly-Si
gate）を沿わせている。各ゲート電極は等間隔で拡散領
域を短手方向に横断するように並べられており、ゲート
電極直下の拡散領域部分がトランジスタのチャネル領
域、隣り合うゲート電極間の拡散領域部分がソース（ま
たはドレイン）領域として機能するようになっている。
図２のレイアウトは、Ｐ型とＮ型の拡散領域を規則的に
交互に配列すると共に、ゲート電極を等間隔に配置する
ので、レイアウト容易性に優れている。

【００１０】なお、図中の破線で囲んだ範囲は、ゲート
電極（Ｇ）に与える電圧によって、ゲート電極直下のチ
ャネル領域を流れる電流、すなわちソース（Ｓ）−ドレ
イン（Ｄ）間の電流を制御する１個のＦＥＴ（field ef
fect transistor）を表している。図３は、図２のトラ
ンジスタレイアウトに適用する１層目の配線（1st laye
rwiring）のレイアウト図である。この図では、ゲート
電極と並行し、且つ、拡散領域に重なるように配置した
２本の固定配線Ｌａ、Ｌｂを基本の配線単位とし、多数
の配線単位をゲート電極の間隔ごとに規則的に配列す
る。例えば、ゲート電極に重なる配線Ｌａは、コンタク
トホール（contact hole）Ｃａを介して直下のゲート電
極に接続し、また、配線ＬｂはコンタクトホールＣｂを
介して直下の拡散領域（ソース・ドレインとして機能す
る部分）に接続している。ここで、１個のＦＥＴは、１
つの配線単位を構成する２本の配線Ｌａ、Ｌｂと、隣接
する配線単位の１本の配線Ｌｂ’とを含み、配線Ｌａを
ゲート用の配線、配線Ｌｂをドレイン（又はソース）用
の配線、配線Ｌｂ’をソース（又はドレイン）用の配線
として使用する。以下、配線Ｌａを第１の固定配線、配
線Ｌｂを第２の固定配線、配線Ｌｂ’を第３の固定配線
と呼称する。第１〜第３の固定配線Ｌａ、Ｌｂ、Ｌｂ’
には、ビアホールＶａ₁ 〜Ｖａ₃ 、Ｖｂ₁ 〜Ｖｂ₃ 、Ｖ
ｂ₁ ’〜Ｖｂ₃ ’が接続しており、これらのビアホール
は、当該第１〜第３の固定配線を形成した配線層の上層
の配線層（ここでは２層目の配線層）に露出している。

【００１１】図４は、任意のトランジスタ列の要部（例
えば４個のＦＥＴＱ₁ 〜Ｑ₄ に相当する要部）を階層化
してシンボル化した図である。はトランジスタ、は
コンタクトホール、は固定配線、はビアホールを表
しており、これらは予め作り込まれる。また、はビア
ホールが露出する配線層（最終配線層：ここでは２層
目）を表しており、この配線層はＬＳＩの設計時におい
て、プログラム配線層として使用される。すなわち、最
終配線層の配線設計により、選択ビアホールの間や、選
択ビアホールと電源との間を自在に接続することがで
き、トランジスタを適宜に組み合わせて様々な論理回路
を作ることができる。

【００１２】図５は、２入力ＮＡＮＤゲートの設計例で
ある。Ｐチャネル型トランジスタ列の２個のトランジス
タ３０、３１のゲート電極にそれぞれ入力Ａ１、Ａ２を
与えると共に、これらのゲート電極と、Ｎチャネル型ト
ランジスタ列の２個のトランジスタ３２、３３のゲート
電極との間をそれぞれ配線３４、３５によって接続し、
さらに、トランジスタ３０、３１のドレイン同士を配線
３６によって接続する。また、トランジスタ３１のドレ
インを配線３７によってトランジスタ３３のソースに接
続し、トランジスタ３０、３１のソースを配線３８によ
って高電位側電源ＶＤＤに接続すると共に、トランジス
タ３２のドレインを配線３９によって低電位側電源ＶＳ
Ｓに接続する。

【００１３】なお、トランジスタ３０、３１に隣接する
２つのトランジスタ４０、４１のゲート電極をそれぞれ
配線４２、４３によってＶＤＤに接続すると共に、トラ
ンジスタ３２、３３に隣接する２つのトランジスタ４
４、４５のゲート電極をそれぞれ配線４６、４７によっ
てＶＳＳに接続している。これは、隣接するトランジス
タを常にカットオフ状態（ノーマリオフ状態）にするこ
とにより、他の回路との電気的な分離を図るためであ
る。

【００１４】この構成によれば、最終配線層に配線３
４、３５、３６、３７、３８、３９、４２、４３、４６
及び４７をプログラムするだけで、Ａ１及びＡ２が共に
ハイ論理のときに、トランジスタ３２、３３が共にオン
状態となり、配線３６に現れる論理をローレベルとする
ことができる。したがって、出力ＸをＡ１×Ａ２の否定
論理（ＮＡＮＤ）とする２入力ＮＡＮＤゲートを構成で
きる。

【００１５】ちなみに、図６は上記の２入力ＮＡＤゲー
トに加えて４入力ＮＡＮＤゲートを構成する例である。
入力数に応じたＰ型及びＮ型のトランジスタを確保する
と共に、これらのトランジスタ間や電源との間を接続す
る配線５０〜６２を設計すればよい。図７及び図８は、
隣接する回路が電気的に別々の動作をする場合の分離方
法を説明する図である。この場合には、図７に示すよう
に、隣接回路の間に少なくとも１個のトランジスタを確
保し、そのトランジスタがＰチャネル型であればゲート
電極にＶＤＤを与え、あるいはＮチャネル型であればゲ
ート電極にＶＳＳを与える。こうすると、確保したトラ
ンジスタがノーマリオフトランジスタとして常に動作す
るので、隣接回路間を絶縁でき、電気的に分離できる。

【００１６】図９及び図１０は、固定配線を単なる信号
線として使用する場合の好ましい配線例である。図９に
おいて、単なる信号線として使用する固定配線を符号７
０〜７５で表すと、これらの固定配線に繋がるトランジ
スタ（図１０の符号７７〜７９参照）のゲート電極や拡
散領域を、電源あるいは所定電位の信号に接続する。こ
うすると、当該トランジスタをノーマリオフとして常に
動作させることができ、誤動作を招くことなく、固定配
線を単なる信号線として使用することができる。

【００１７】図１１は、チップに並べられるトランジス
タと固定配線のパターンレイアウトを具体的に示す図で
ある。図面の上半分が固定配線を取り除いてトランジス
タを露出させた仮想の状態、下半分が固定配線をレイア
ウトした状態を表している。トランジスタパターンのゲ
ート電極や拡散領域と１層目の固定配線との間をコンタ
クトホールによって接続すると共に、それぞれの固定配
線をビアホールによって２層目の配線層（最終配線層）
に露出させている。

【００１８】図１２は図１１の固定配線を模式的に表し
たものであり、図１３は、その模式パターンを使用して
実際の最終配線層を表したものである。図１３では、例
えば、左側半分で１個の４入力ＮＡＮＤゲート８０と２
個のインバータゲート８１、８２を構成し、右半分で１
個の３入力ＮＡＮＤゲート８３と１個の２入力ＮＯＲゲ
ート８４を構成している。何れのゲートも、ハッチング
で示す最終配線層を適宜にレイアウトすることにより、
容易に実現することができる。

【００１９】以上のように、本実施例では、トランジス
タパターンに重なるように固定配線を形成し、且つ、そ
の固定配線を最終配線層に露出させているので、最終配
線層の設計だけで様々な論理回路を実現でき、納期の短
縮化を図ることができる。しかも、全ての固定配線がト
ランジスタパターンに重なっているため、配線チャネル
を不要にでき、それだけトランジスタを密集化してレイ
アウトすることができる。したがって、トランジスタを
全面に敷き詰めて集積度を高めることができ、特に大規
模ＬＳＩの開発に好適なものとすることができる。

【００２０】なお、実施例では、拡散領域を共通に持つ
連続したトランジスタを使用しているが、これにかぎる
ものではなく、例えば相互に独立したトランジスタを使
用してもよく、あるいは、共通の部分を持つ数個のトラ
ンジスタをグループ化して配列してもよい。また、実施
例では、１層目を固定配線層とし、２層目をプログラム
配線層とする２層配線の例を示しているが、２層を越え
る多層であってもよいことは言うまでもない。

【００２１】

【発明の効果】本発明によれば、トランジスタを全面に
敷き詰めることができ、短納期を実現しつつトランジス
タの集積密度を高めることができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】一実施例のトランジスタパターンのレイアウト
図である。

【図３】一実施例のトランジスタパターン及び固定配線
を含むレイアウト図である。

【図４】一実施例の階層構造のシンボル図である。

【図５】２入力ＮＡＮＤゲートを構成する場合の最終配
線層のレイアウト図である。

【図６】２入力ＮＡＮＤゲートに加えて４入力ＮＡＮＤ
ゲートを構成する場合の最終配線層のレイアウト図であ
る。

【図７】隣接回路間の分離を考慮した最終配線層のレイ
アウト図である。

【図８】隣接回路間の分離用トランジスタを示す図であ
る。

【図９】固定配線を単なる信号線として使用する場合の
最終配線層のレイアウト図である。

【図１０】信号線の分離用トランジスタを示す図であ
る。

【図１１】一実施例のトランジスタパターン及び固定配
線を含む具体的なレイアウト図である。

【図１２】図１１の固定配線の模式レイアウト図であ
る。

【図１３】図１２の模式レイアウトを使用して実現した
論理回路接続図である。

【図１４】従来例のレイアウト図である。

【符号の説明】

１０：拡散領域１０ａ：一方の領域１０ｂ：他方の領域１１：ゲート電極１２：第１の固定配線１３：第２の固定配線１４：第３の固定配線１５：コンタクトホール１６：ビアホール

Claims

【特許請求の範囲】

【請求項１】半導体基板内のトランジスタ各部と最終配
線層の間を既設の固定配線で接続し、前記最終配線層に
任意の配線を施すことにより、前記トランジスタの自在
な組み合わせを可能にしたトランジスタの基本レイアウ
ト方法であって、半導体基板にＰ型又はＮ型の拡散領域（１０）を形成す
ると共に、該拡散領域の表面にゲート電極（１１）を沿わせ、少なくとも１層目の配線層を含む最下層配線層に形成す
る複数の固定配線（１２〜１４）を、前記ゲート電極
（１１）に並行させると共に前記拡散領域（１０）に重
なるように位置させ、且つ、前記ゲート電極（１１）と第１の固定配線（１
２）との間、前記ゲート電極（１１）で区分けされた拡散領域（１
０）の一方の領域（１０ａ）と第２の固定配線（１３）
との間、及び、前記ゲート電極（１１）で区分けされた拡散領域
（１０）の他方の領域（１０ｂ）と第３の固定配線（１
４）との間を、それぞれコンタクトホール（１５）で接
続し、さらに、これらの固定配線（１２〜１４）をビアホール
（１６）により最終配線層に露出させたことを特徴とす
るトランジスタの基本レイアウト方法。