JPH05191232A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH05191232A JPH05191232A JP4001695A JP169592A JPH05191232A JP H05191232 A JPH05191232 A JP H05191232A JP 4001695 A JP4001695 A JP 4001695A JP 169592 A JP169592 A JP 169592A JP H05191232 A JPH05191232 A JP H05191232A
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- JP
- Japan
- Prior art keywords
- inverter circuit
- circuit
- output terminal
- transistor
- input
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Abstract
(57)【要約】
【目的】 本発明は、トランジスタの素子数を大幅に増
加することなく、所定の遅延時間を確保することができ
る遅延回路を提供することを目的とする。 【構成】 ＰＭＯＳトランジスタ１０５とＮＭＯＳトラ
ンジスタ１０７からなるインバータ回路の入力端子１１
３に、このインバータ回路の出力端子１１５のレベルに
よって制御されるトランスファーゲートを設けたもので
ある。
加することなく、所定の遅延時間を確保することができ
る遅延回路を提供することを目的とする。 【構成】 ＰＭＯＳトランジスタ１０５とＮＭＯＳトラ
ンジスタ１０７からなるインバータ回路の入力端子１１
３に、このインバータ回路の出力端子１１５のレベルに
よって制御されるトランスファーゲートを設けたもので
ある。
Description
【０００１】
【産業上の利用分野】本発明は、所定の遅延時間を確保
するための遅延回路に関するものである。
するための遅延回路に関するものである。
【０００２】
【従来の技術】従来、遅延回路には、図２に示すような
ものがあった。図２は、従来の遅延回路を示す図であ
り、必要とする遅延時間を確保するために、ＰＭＯＳト
ランジスタ２０１，２０３，２０５とそれに対応するＮ
ＭＯＳトランジスタ２０７，２０９，２１１とからなる
３段のインバータ回路と、負荷容量２１３，２１５とか
ら構成されている。本来、ＰＭＯＳトランジスタ２０１
とＮＭＯＳトランジスタ２０７とからなるインバータ回
路の出力に負荷容量２１３を付加し、インバータ回路の
トランジスタサイズを小さくする事により入力波形をな
まらせ、所望の遅延時間を確保していた。しかし、この
方法では、ゲートアレイＬＳＩの様な、トランジスタレ
イアウト及びトランジスタサイズが変更できないＬＳＩ
においては対応できない。従って、図２に示すように、
インバータ回路を複数個接続することによって、所望の
遅延時間を確保していた。
ものがあった。図２は、従来の遅延回路を示す図であ
り、必要とする遅延時間を確保するために、ＰＭＯＳト
ランジスタ２０１，２０３，２０５とそれに対応するＮ
ＭＯＳトランジスタ２０７，２０９，２１１とからなる
３段のインバータ回路と、負荷容量２１３，２１５とか
ら構成されている。本来、ＰＭＯＳトランジスタ２０１
とＮＭＯＳトランジスタ２０７とからなるインバータ回
路の出力に負荷容量２１３を付加し、インバータ回路の
トランジスタサイズを小さくする事により入力波形をな
まらせ、所望の遅延時間を確保していた。しかし、この
方法では、ゲートアレイＬＳＩの様な、トランジスタレ
イアウト及びトランジスタサイズが変更できないＬＳＩ
においては対応できない。従って、図２に示すように、
インバータ回路を複数個接続することによって、所望の
遅延時間を確保していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
方法では、所望の遅延時間を確保するために使用するト
ランジスタの数が増加し、その結果遅延回路全体として
の回路面積が大きくなるという問題点があった。
方法では、所望の遅延時間を確保するために使用するト
ランジスタの数が増加し、その結果遅延回路全体として
の回路面積が大きくなるという問題点があった。
【０００４】
【課題を解決するための手段】本発明は、上記問題点を
解決するために、インバータ回路の入力側に、このイン
バータ回路の出力によって制御されるトランスファーゲ
ートを設けたものである。
解決するために、インバータ回路の入力側に、このイン
バータ回路の出力によって制御されるトランスファーゲ
ートを設けたものである。
【０００５】
【作用】本発明によれば、トランスファーゲートを構成
するＮＭＯＳトランジスタとＰＭＯＳトランジスタの導
通状態を、徐々に変化させることによって、インバータ
回路に入力する信号の波形をなまらせることができる。
するＮＭＯＳトランジスタとＰＭＯＳトランジスタの導
通状態を、徐々に変化させることによって、インバータ
回路に入力する信号の波形をなまらせることができる。
【０００６】
【実施例】図１は、本発明の回路図であり、以下、図１
を用いて本発明を説明する。
を用いて本発明を説明する。
【０００７】本発明は、入力端子１０１，出力端子１０
３と、ＰＭＯＳトランジスタ１０５とＮＭＯＳトランジ
スタ１０７とからなるインバータ回路と、ＰＭＯＳトラ
ンジスタ１０９とＮＭＯＳトランジスタ１１１とからな
るトランスファーゲートとから構成されている。トラン
スファーゲートのＰＭＯＳトランジスタ１０９のソース
（もしくはドレイン）とＮＭＯＳトランジスタ１１１の
ソース（もしくはドレイン）は、共通に入力端子１０１
に接続されている。
３と、ＰＭＯＳトランジスタ１０５とＮＭＯＳトランジ
スタ１０７とからなるインバータ回路と、ＰＭＯＳトラ
ンジスタ１０９とＮＭＯＳトランジスタ１１１とからな
るトランスファーゲートとから構成されている。トラン
スファーゲートのＰＭＯＳトランジスタ１０９のソース
（もしくはドレイン）とＮＭＯＳトランジスタ１１１の
ソース（もしくはドレイン）は、共通に入力端子１０１
に接続されている。
【０００８】また、ＰＭＯＳトランジスタ１０９のドレ
イン（もしくはソース）とＮＭＯＳトランジスタ１１１
のドレイン（もしくはソース）は、共通に、インバータ
回路の入力端子１１３に接続されている。また、ＰＭＯ
Ｓトランジスタ１０９のゲートとＮＭＯＳトランジスタ
１１１のゲートは、共通に出力端子１０３およびインバ
ータ回路の出力端子１１５に接続されている。インバー
タ回路は、一般的なＣＭＯＳ構成でありＰＭＯＳトラン
ジスタ１０５とＮＭＯＳトランジスタ１０７のゲートが
共通に接続され、インバータ回路の入力端子１１３を構
成している。また、ＰＭＯＳトランジスタ１０５のソー
スは、電源電圧（ハイレベル）に、ドレインは、出力端
子１０３とＮＭＯＳトランジスタ１０７のドレインに接
続されている。そしてＮＭＯＳトランジスタ１０７のソ
ースは、接地（ローレベル）され、ドレインは、出力端
子１０３とＰＭＯＳトランジスタ１０５のドレインと接
続されている。またこのＰＭＯＳトランジスタ１０５の
ドレインとＮＭＯＳトランジスタ１０７のドレインでイ
ンバータ回路の出力端子１１５を構成している。
イン（もしくはソース）とＮＭＯＳトランジスタ１１１
のドレイン（もしくはソース）は、共通に、インバータ
回路の入力端子１１３に接続されている。また、ＰＭＯ
Ｓトランジスタ１０９のゲートとＮＭＯＳトランジスタ
１１１のゲートは、共通に出力端子１０３およびインバ
ータ回路の出力端子１１５に接続されている。インバー
タ回路は、一般的なＣＭＯＳ構成でありＰＭＯＳトラン
ジスタ１０５とＮＭＯＳトランジスタ１０７のゲートが
共通に接続され、インバータ回路の入力端子１１３を構
成している。また、ＰＭＯＳトランジスタ１０５のソー
スは、電源電圧（ハイレベル）に、ドレインは、出力端
子１０３とＮＭＯＳトランジスタ１０７のドレインに接
続されている。そしてＮＭＯＳトランジスタ１０７のソ
ースは、接地（ローレベル）され、ドレインは、出力端
子１０３とＰＭＯＳトランジスタ１０５のドレインと接
続されている。またこのＰＭＯＳトランジスタ１０５の
ドレインとＮＭＯＳトランジスタ１０７のドレインでイ
ンバータ回路の出力端子１１５を構成している。
【０００９】次に、本発明の回路の動作を図３の信号波
形図を用いて詳細に説明する。図３の横軸は、時間，縦
軸は、信号のレベルを表わしている。ここで、波形３０
１は、入力端子１０１に入力される信号で、波形３０３
はインバータ回路の入力端子１１３に現れる信号で、波
形３０５は出力端子３０５に現れる信号である。なお、
理解を容易にするために、横軸は、入力端子に入力され
る信号がハイレベルのｔ１，ローレベルのｔ２，再びハ
イレベルになるｔ３とに分けてある。
形図を用いて詳細に説明する。図３の横軸は、時間，縦
軸は、信号のレベルを表わしている。ここで、波形３０
１は、入力端子１０１に入力される信号で、波形３０３
はインバータ回路の入力端子１１３に現れる信号で、波
形３０５は出力端子３０５に現れる信号である。なお、
理解を容易にするために、横軸は、入力端子に入力され
る信号がハイレベルのｔ１，ローレベルのｔ２，再びハ
イレベルになるｔ３とに分けてある。
【００１０】まず、初期状態として、入力端子１０１に
ハイレベルの信号が入力されていて、このハイレベルの
反転信号であるローレベルの信号が出力端子１０３に現
れているとする。これをｔ１とする。ｔ１では、出力端
子１０３がローレベルであるため、ＰＭＯＳトランジス
タ１１１はオン，ＮＭＯＳトランジスタ１０９はオフし
ている。トランスファーゲート全体として見ると、ＰＭ
ＯＳトランジスタ１１１がオンしているため、入力端子
に入力されたハイレベルの信号は、このＰＭＯＳトラン
ジスタ１１１のソース・ドレイン間を通して、インバー
タ回路の入力端子１１３に伝達される。次に、この入力
端子１０１に、ローレベルの信号が入力されると、ｔ２
に示すように、トランスファーゲートを介して、インバ
ータ回路の入力端子１１３をローレベルに降下させる。
そして、インバータ回路は、このトランスファーゲート
の出力を受けて、出力端子１０３をハイレベルに上昇さ
せる。この時同時に、トランスファーゲートでは出力端
子１０３が、ハイレベルに上昇するのにともない今まで
オンしていたＰＭＯＳトランジスタ１０９がオフする方
向に向い、今までオフしていたＮＭＯＳトランジスタ１
１１がオンする方向に向う。すると、図３のｔ２の初期
に示すように、ローレベルとハイレベルとのほぼ中間レ
ベルにおいて、波形３０３が階段状になり、波形３０３
は、波形３０１のように、一気にフルスイングせず、時
間軸方向にシフトしてしまうことがわかる。この中間レ
ベルにおいて、波形３０３が階段状になるのは、ＮＭＯ
Ｓトランジスタ１１１がオフからオンへ変化する点であ
り、ＰＭＯＳトランジスタ１０９がオンからオフへ変化
する点であるためである。従って、トランスファーゲー
トは、完全にはオープンにならず、ＰＭＯＳトランジス
タ１０９およびＮＭＯＳトランジスタ１１１が各々完全
にオフまたはオンするまでは、入力端子１０１に入力さ
れたローレベルの信号は、インバータ回路の入力端子１
１３に完全には伝達されない。即ち、ＰＭＯＳトランジ
スタ１０９およびＮＭＯＳトランジスタ１１１の状態が
確定する時間だけ、遅延が生じるのである。このような
遅延は、当然、出力端子１０３にも影響し、波形３０５
に示すように出力端子１０３が、完全にハイレベルにな
るのを遅延させる。その後、インバータ回路の入力端子
１１３のレベルおよび出力端子１０３のレベルが安定す
る。
ハイレベルの信号が入力されていて、このハイレベルの
反転信号であるローレベルの信号が出力端子１０３に現
れているとする。これをｔ１とする。ｔ１では、出力端
子１０３がローレベルであるため、ＰＭＯＳトランジス
タ１１１はオン，ＮＭＯＳトランジスタ１０９はオフし
ている。トランスファーゲート全体として見ると、ＰＭ
ＯＳトランジスタ１１１がオンしているため、入力端子
に入力されたハイレベルの信号は、このＰＭＯＳトラン
ジスタ１１１のソース・ドレイン間を通して、インバー
タ回路の入力端子１１３に伝達される。次に、この入力
端子１０１に、ローレベルの信号が入力されると、ｔ２
に示すように、トランスファーゲートを介して、インバ
ータ回路の入力端子１１３をローレベルに降下させる。
そして、インバータ回路は、このトランスファーゲート
の出力を受けて、出力端子１０３をハイレベルに上昇さ
せる。この時同時に、トランスファーゲートでは出力端
子１０３が、ハイレベルに上昇するのにともない今まで
オンしていたＰＭＯＳトランジスタ１０９がオフする方
向に向い、今までオフしていたＮＭＯＳトランジスタ１
１１がオンする方向に向う。すると、図３のｔ２の初期
に示すように、ローレベルとハイレベルとのほぼ中間レ
ベルにおいて、波形３０３が階段状になり、波形３０３
は、波形３０１のように、一気にフルスイングせず、時
間軸方向にシフトしてしまうことがわかる。この中間レ
ベルにおいて、波形３０３が階段状になるのは、ＮＭＯ
Ｓトランジスタ１１１がオフからオンへ変化する点であ
り、ＰＭＯＳトランジスタ１０９がオンからオフへ変化
する点であるためである。従って、トランスファーゲー
トは、完全にはオープンにならず、ＰＭＯＳトランジス
タ１０９およびＮＭＯＳトランジスタ１１１が各々完全
にオフまたはオンするまでは、入力端子１０１に入力さ
れたローレベルの信号は、インバータ回路の入力端子１
１３に完全には伝達されない。即ち、ＰＭＯＳトランジ
スタ１０９およびＮＭＯＳトランジスタ１１１の状態が
確定する時間だけ、遅延が生じるのである。このような
遅延は、当然、出力端子１０３にも影響し、波形３０５
に示すように出力端子１０３が、完全にハイレベルにな
るのを遅延させる。その後、インバータ回路の入力端子
１１３のレベルおよび出力端子１０３のレベルが安定す
る。
【００１１】続いて、入力端子１０１にハイレベルの信
号が入力されるとｔ３に示すように、トランスファーゲ
ートを介して、インバータ回路の入力端子１１３をハイ
レベルに上昇させる。そして、インバータ回路は、この
トランスファーゲートの出力を受けて、出力端子１０３
をローレベルに降下させる。この時同時に、トランスフ
ァーゲートでは、出力端子１０３がローレベルに降下す
るのにともない、今までオフしていたＰＭＯＳトランジ
スタ１０９がオンする方向に向い、今までオンしていた
ＮＭＯＳトランジスタ１１１がオフする方向に向う。す
ると、図３のｔ３の初期に示すように、ローレベルとハ
イレベルとのほぼ中間レベルにおいて、波形３０３が階
段状になり、波形３０３は波形３０１のように一気にフ
ルスイングせず、時間軸方向にシフトしてしまうことが
わかる。この中間レベルにおいて、波形３０３が階段状
になるのは、前述したような理由と同様である。従っ
て、トランスファーゲートは、完全にはオープンになら
ず、ＰＭＯＳトランジスタ１０９およびＮＭＯＳトラン
ジスタ１１１が完全にオンまたオフするまでは、入力端
子１０１に入力されたハイレベルの信号は、インバータ
回路の入力端子１１３に完全には伝達されない。即ち、
ＰＭＯＳトランジスタ１０９およびＮＭＯＳトランジス
タ１１１の状態が確定する時間だけ、遅延が生じるので
ある。この遅延は、出力端子１０３にも影響し、波形３
０５に示すように、出力端子１０３が完全にローレベル
になるのを遅延させる。その後、インバータ回路の入力
端子１１３のレベルおよび出力端子１０３のレベルが安
定する。
号が入力されるとｔ３に示すように、トランスファーゲ
ートを介して、インバータ回路の入力端子１１３をハイ
レベルに上昇させる。そして、インバータ回路は、この
トランスファーゲートの出力を受けて、出力端子１０３
をローレベルに降下させる。この時同時に、トランスフ
ァーゲートでは、出力端子１０３がローレベルに降下す
るのにともない、今までオフしていたＰＭＯＳトランジ
スタ１０９がオンする方向に向い、今までオンしていた
ＮＭＯＳトランジスタ１１１がオフする方向に向う。す
ると、図３のｔ３の初期に示すように、ローレベルとハ
イレベルとのほぼ中間レベルにおいて、波形３０３が階
段状になり、波形３０３は波形３０１のように一気にフ
ルスイングせず、時間軸方向にシフトしてしまうことが
わかる。この中間レベルにおいて、波形３０３が階段状
になるのは、前述したような理由と同様である。従っ
て、トランスファーゲートは、完全にはオープンになら
ず、ＰＭＯＳトランジスタ１０９およびＮＭＯＳトラン
ジスタ１１１が完全にオンまたオフするまでは、入力端
子１０１に入力されたハイレベルの信号は、インバータ
回路の入力端子１１３に完全には伝達されない。即ち、
ＰＭＯＳトランジスタ１０９およびＮＭＯＳトランジス
タ１１１の状態が確定する時間だけ、遅延が生じるので
ある。この遅延は、出力端子１０３にも影響し、波形３
０５に示すように、出力端子１０３が完全にローレベル
になるのを遅延させる。その後、インバータ回路の入力
端子１１３のレベルおよび出力端子１０３のレベルが安
定する。
【００１２】以上説明したように、入力端子１０１に入
力される信号を、所望の時間だけ遅延させることができ
る。
力される信号を、所望の時間だけ遅延させることができ
る。
【００１３】次に、図１に示す本発明の回路と、図２に
示す従来の回路の特性の比較結果を図４に示す。図４に
おいて、横軸は、時間，縦軸は、信号のレベルを表わし
ている。ここで、波形４０１は、入力端子１０１に入力
される信号（従来回路においては、１段目のインバータ
回路に入力される信号）で、波形４０３は、本発明の回
路の出力端子１０３に現れる信号で、波形４０５は、従
来の回路の出力信号（３段目のインバータ回路から出力
される信号）である。また、前述したように時間軸をｔ
１，ｔ２，ｔ３に分けることにする。
示す従来の回路の特性の比較結果を図４に示す。図４に
おいて、横軸は、時間，縦軸は、信号のレベルを表わし
ている。ここで、波形４０１は、入力端子１０１に入力
される信号（従来回路においては、１段目のインバータ
回路に入力される信号）で、波形４０３は、本発明の回
路の出力端子１０３に現れる信号で、波形４０５は、従
来の回路の出力信号（３段目のインバータ回路から出力
される信号）である。また、前述したように時間軸をｔ
１，ｔ２，ｔ３に分けることにする。
【００１４】図４のｔ２およびｔ３の初期を見れば、本
発明の効果が理解できよう。今、ｔ２の初期のみに着目
すると、従来の回路では、入力信号がローレベルになる
と出力信号は、完全にハイレベルに安定している。それ
に対し、本発明の回路では、入力信号がローレベルにな
っても、出力信号は、しばらくの間、完全にハイレベル
にならず、所定の時間だけ遅延された後、ハイレベルに
安定する。従来の回路が、６つのＭＯＳトランジスタに
よって構成されているのに対し、本発明の回路は４つの
ＭＯＳトランジスタで構成されていることを考慮すれ
ば、少ない素子数で、大きな遅延時間を確保できるとい
う本発明の効果が理解できよう。
発明の効果が理解できよう。今、ｔ２の初期のみに着目
すると、従来の回路では、入力信号がローレベルになる
と出力信号は、完全にハイレベルに安定している。それ
に対し、本発明の回路では、入力信号がローレベルにな
っても、出力信号は、しばらくの間、完全にハイレベル
にならず、所定の時間だけ遅延された後、ハイレベルに
安定する。従来の回路が、６つのＭＯＳトランジスタに
よって構成されているのに対し、本発明の回路は４つの
ＭＯＳトランジスタで構成されていることを考慮すれ
ば、少ない素子数で、大きな遅延時間を確保できるとい
う本発明の効果が理解できよう。
【００１５】また、さらに大きい遅延時間を得たいなら
ば、図１の回路を複数個接続することもできる。
ば、図１の回路を複数個接続することもできる。
【００１６】また、従来の回路を用いて、入力信号に対
して遅延された反転信号を得るためには、初段のインバ
ータ回路には必ず偶数個のインバータ回路を接続するこ
とが必要であり、最少の場合でもＭＯＳトランジスタは
６個必要である。それに対して本発明の回路では、最少
で４個のＭＯＳトランジスタにより構成できる。
して遅延された反転信号を得るためには、初段のインバ
ータ回路には必ず偶数個のインバータ回路を接続するこ
とが必要であり、最少の場合でもＭＯＳトランジスタは
６個必要である。それに対して本発明の回路では、最少
で４個のＭＯＳトランジスタにより構成できる。
【００１７】
【発明の効果】以上詳細に説明したように、本発明によ
れば少ないトランジスタ数で必要とする遅延時間を確保
することができる。従って、遅延回路全体の面積を小さ
くすることができる。
れば少ないトランジスタ数で必要とする遅延時間を確保
することができる。従って、遅延回路全体の面積を小さ
くすることができる。
【００１８】また、ゲートアレイＬＳＩの様な、トラン
ジスタサイズが規定されているＬＳＩにおいては特に有
効である。
ジスタサイズが規定されているＬＳＩにおいては特に有
効である。
【図１】本発明の回路図を示す図
【図２】従来の遅延回路を示す図
【図３】本発明の回路の動作を示す信号波形図
【図４】本発明の回路と従来の回路の特性の比較結果を
示す図
示す図
【符号の説明】 １０１ 入力端子 １０３ 出力端子 １０５ ＰＭＯＳトランジスタ １０７ ＮＭＯＳトランジスタ １０９ ＰＭＯＳトランジスタ １１１ ＮＭＯＳトランジスタ １１３ インバータ回路の入力端子 １１５ インバータ回路の出力端子
Claims (1)
- 【請求項１】 入力端子と、 出力端子と、 入力する信号の反転信号を出力するインバータ回路と、 Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとか
らなるトランスファーゲートであって、前記各々のＭＯ
Ｓトランジスタの第１電極が共通に接続され、前記各々
のＭＯＳトランジスタの第２電極が共通に接続され、前
記各々のＭＯＳトランジスタのゲート電極が共通に接続
されたトランスファーゲートとから構成され、 共通に接続された前記各々のＭＯＳトランジスタの第１
電極は前記入力端子に接続され、共通に接続された前記
各々のＭＯＳトランジスタのゲート電極は、前記出力端
子に接続され、共通に接続された前記ＭＯＳトランジス
タの第２電極と前記出力端子との間に前記インバータ回
路が接続されていることを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001695A JPH05191232A (ja) | 1992-01-08 | 1992-01-08 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001695A JPH05191232A (ja) | 1992-01-08 | 1992-01-08 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191232A true JPH05191232A (ja) | 1993-07-30 |
Family
ID=11508672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001695A Pending JPH05191232A (ja) | 1992-01-08 | 1992-01-08 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191232A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9571076B2 (en) | 2014-10-14 | 2017-02-14 | Samsung Electronics Co., Ltd. | Bidirectional delay circuit and integrated circuit including the same |
| CN108141213A (zh) * | 2015-09-24 | 2018-06-08 | 高通股份有限公司 | 用于根据数据电压电平缓冲数据的反比电压延迟缓冲器 |
-
1992
- 1992-01-08 JP JP4001695A patent/JPH05191232A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9571076B2 (en) | 2014-10-14 | 2017-02-14 | Samsung Electronics Co., Ltd. | Bidirectional delay circuit and integrated circuit including the same |
| CN108141213A (zh) * | 2015-09-24 | 2018-06-08 | 高通股份有限公司 | 用于根据数据电压电平缓冲数据的反比电压延迟缓冲器 |
| JP2018534819A (ja) * | 2015-09-24 | 2018-11-22 | クアルコム，インコーポレイテッド | データ電圧レベルに従ってデータをバッファリングするための反比例電圧−遅延バッファ |
| CN108141213B (zh) * | 2015-09-24 | 2021-07-09 | 高通股份有限公司 | 用于根据数据电压电平缓冲数据的反比电压延迟缓冲器 |
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