JPH0923143A - ディジタル信号の遅延方法及び回路 - Google Patents
ディジタル信号の遅延方法及び回路Info
- Publication number
- JPH0923143A JPH0923143A JP8155863A JP15586396A JPH0923143A JP H0923143 A JPH0923143 A JP H0923143A JP 8155863 A JP8155863 A JP 8155863A JP 15586396 A JP15586396 A JP 15586396A JP H0923143 A JPH0923143 A JP H0923143A
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- delay time
- output
- pulse width
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 ディジタル信号の遅延方法及び回路を提供す
る。 【解決手段】 入力ディジタル信号の開始点を基準にし
て、予定された遅延時間に相当するクロックパルスを計
数して出力ディジタル信号の開始点を決定する遅延時間
決定部と、上記入力ディジタル信号の終了点を基準にし
て、予定されたパルス幅に相当するクロックパルスを計
数して前記出力ディジタル信号の終了点を決定するパル
ス幅決定部とを含むことによって、遅延時間及びパルス
幅を容易に調整し、安定した出力波形を有すると共に容
易に集積化することができる。
る。 【解決手段】 入力ディジタル信号の開始点を基準にし
て、予定された遅延時間に相当するクロックパルスを計
数して出力ディジタル信号の開始点を決定する遅延時間
決定部と、上記入力ディジタル信号の終了点を基準にし
て、予定されたパルス幅に相当するクロックパルスを計
数して前記出力ディジタル信号の終了点を決定するパル
ス幅決定部とを含むことによって、遅延時間及びパルス
幅を容易に調整し、安定した出力波形を有すると共に容
易に集積化することができる。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル信号の遅
延方法及び回路に関する。
延方法及び回路に関する。
【０００２】
【従来の技術】全てのディジタル回路において、安定な
る制御信号は作動の重要な要素であるが、特にカムコー
ダ、ディジタルカメラのようにディジタル映像信号処理
に関連する製品においてさらに重要となる。ところで、
上記ディジタル回路で上記制御信号を遅延させるべき場
合がよく生ずる。例えば、ＣＣＤ（Charge Coupled Dev
ice）の出力をＮＴＳＣ規格のディジタル映像信号に処
理する過程において制御信号間の時間差が生ずるが、こ
のような時間差を縮めるために遅延回路が必要とされ
る。従来の遅延回路には単安定マルチバイブレータ型と
シフトレジスタ型とがある。
る制御信号は作動の重要な要素であるが、特にカムコー
ダ、ディジタルカメラのようにディジタル映像信号処理
に関連する製品においてさらに重要となる。ところで、
上記ディジタル回路で上記制御信号を遅延させるべき場
合がよく生ずる。例えば、ＣＣＤ（Charge Coupled Dev
ice）の出力をＮＴＳＣ規格のディジタル映像信号に処
理する過程において制御信号間の時間差が生ずるが、こ
のような時間差を縮めるために遅延回路が必要とされ
る。従来の遅延回路には単安定マルチバイブレータ型と
シフトレジスタ型とがある。
【０００３】図３は、従来の単安定マルチバイブレータ
型遅延回路のブロック図である。図３において単安定マ
ルチバイブレータ１ａは外部抵抗Ｒ1及びキャパシタＣ1
の時定数を適用して入力信号に対する出力信号の遅延時
間を決定する。第２単安定マルチバイブレータ１ｂは外
部抵抗Ｒ2及びキャパシタＣ2の時定数を適用して出力信
号のパルス幅を決定する。
型遅延回路のブロック図である。図３において単安定マ
ルチバイブレータ１ａは外部抵抗Ｒ1及びキャパシタＣ1
の時定数を適用して入力信号に対する出力信号の遅延時
間を決定する。第２単安定マルチバイブレータ１ｂは外
部抵抗Ｒ2及びキャパシタＣ2の時定数を適用して出力信
号のパルス幅を決定する。
【０００４】図４は図３に示した遅延回路のタイミング
図である。図４において、第１信号は入力信号である。
第２信号は第１単安定マルチバイブレータ１ａの出力信
号であって、第２単安定マルチバイブレータ１ｂに入力
される。第３信号は第２単安定マルチバイブレータ１ｂ
の出力信号を示す。図４に示したように、第１信号、即
ち入力信号は第１単安定マルチバイブレータ１ａにより
所望の遅延時間、即ち第２信号のパルス幅だけ遅延され
る。さらに、第３信号、即ち出力信号のパルス幅は第２
単安定マルチバイブレータ１ｂにより決定される。
図である。図４において、第１信号は入力信号である。
第２信号は第１単安定マルチバイブレータ１ａの出力信
号であって、第２単安定マルチバイブレータ１ｂに入力
される。第３信号は第２単安定マルチバイブレータ１ｂ
の出力信号を示す。図４に示したように、第１信号、即
ち入力信号は第１単安定マルチバイブレータ１ａにより
所望の遅延時間、即ち第２信号のパルス幅だけ遅延され
る。さらに、第３信号、即ち出力信号のパルス幅は第２
単安定マルチバイブレータ１ｂにより決定される。
【０００５】図５は従来のシフトレジスタ型遅延回路の
ブロック図である。図５において、３ａは第１シフトレ
ジスタ、３ｂは第２シフトレジスタ、３ｃは第３シフト
レジスタ、３ｎは第ｎシフトレジスタである。シフトレ
ジスタに入力信号及び駆動用クロック信号が印加される
と、入力信号はクロック信号に同期されながらクロック
周波数及び回路内のシフトレジスタの数によって決定さ
れた時間だけ遅延される。例えば、クロック信号の８周
期だけ遅延される素子に１０ＭＨｚのクロック信号が印
加される場合、入力信号は８／１０，０００，０００秒
だけ遅延される。図６は図５のタイミング図である。図
６において第１信号は第１シフトレジスタ３ａの出力信
号を示す。第２信号は第２シフトレジスタ３ｂの出力信
号を示す。図示されたように入力信号は各シフトレジス
タにより一定時間だけ順次遅延される。
ブロック図である。図５において、３ａは第１シフトレ
ジスタ、３ｂは第２シフトレジスタ、３ｃは第３シフト
レジスタ、３ｎは第ｎシフトレジスタである。シフトレ
ジスタに入力信号及び駆動用クロック信号が印加される
と、入力信号はクロック信号に同期されながらクロック
周波数及び回路内のシフトレジスタの数によって決定さ
れた時間だけ遅延される。例えば、クロック信号の８周
期だけ遅延される素子に１０ＭＨｚのクロック信号が印
加される場合、入力信号は８／１０，０００，０００秒
だけ遅延される。図６は図５のタイミング図である。図
６において第１信号は第１シフトレジスタ３ａの出力信
号を示す。第２信号は第２シフトレジスタ３ｂの出力信
号を示す。図示されたように入力信号は各シフトレジス
タにより一定時間だけ順次遅延される。
【０００６】
【発明が解決しようとする課題】上記のような従来の遅
延回路は諸分野に応用されるが、マルチバイブレータ型
遅延回路の場合、外部的な抵抗及びキャパシタが要求さ
れることによって次のような問題点を有する。第一に、
抵抗及びキャパシタ素子は温度に敏感なので出力波形が
不安定である。第二に、抵抗及びキャパシタ素子の定格
値が製造工程において各部品毎に異なるので再調整する
必要がある。第三に、キャパシタ素子は集積化に障害と
なるので単一チップを実現し難い。
延回路は諸分野に応用されるが、マルチバイブレータ型
遅延回路の場合、外部的な抵抗及びキャパシタが要求さ
れることによって次のような問題点を有する。第一に、
抵抗及びキャパシタ素子は温度に敏感なので出力波形が
不安定である。第二に、抵抗及びキャパシタ素子の定格
値が製造工程において各部品毎に異なるので再調整する
必要がある。第三に、キャパシタ素子は集積化に障害と
なるので単一チップを実現し難い。
【０００７】一方、シフトレジスタ型遅延回路の場合に
も次の様な問題がある。第一に、出力信号のパルス幅を
調節し難い。第二に、一つのシフトレジスタの遅延でき
る時間がクロック信号の周期により限定されることによ
って、遅延時間に比例して多くの素子を必要とする。例
えば、入力信号がクロック信号の８周期だけ遅延される
素子の場合、６４クロックに相当する時間を遅延するた
めに８個の素子を必要とし、２５６クロックに相当する
時間を遅延するために３２個の素子を必要とする。第三
に、遅延時間が相対的に長くなる場合、一つのクロック
信号が多くの素子に同時に入力されることによってノイ
ズの発生率が高まる。第四に、遅延時間が相対的に長く
なる場合、多量の素子を必要とし、よって回路の集積化
に障害となる。
も次の様な問題がある。第一に、出力信号のパルス幅を
調節し難い。第二に、一つのシフトレジスタの遅延でき
る時間がクロック信号の周期により限定されることによ
って、遅延時間に比例して多くの素子を必要とする。例
えば、入力信号がクロック信号の８周期だけ遅延される
素子の場合、６４クロックに相当する時間を遅延するた
めに８個の素子を必要とし、２５６クロックに相当する
時間を遅延するために３２個の素子を必要とする。第三
に、遅延時間が相対的に長くなる場合、一つのクロック
信号が多くの素子に同時に入力されることによってノイ
ズの発生率が高まる。第四に、遅延時間が相対的に長く
なる場合、多量の素子を必要とし、よって回路の集積化
に障害となる。
【０００８】本発明は上記事情に鑑みてなされたもので
あり、遅延時間及びパルス幅を容易に調整し、且つ安定
した出力波形を提供するディジタル信号の遅延方法を提
供することを目的とする。また、本発明の他の目的は、
前述したディジタル信号の遅延方法を行い、集積化し易
いディジタル信号遅延回路を提供することである。
あり、遅延時間及びパルス幅を容易に調整し、且つ安定
した出力波形を提供するディジタル信号の遅延方法を提
供することを目的とする。また、本発明の他の目的は、
前述したディジタル信号の遅延方法を行い、集積化し易
いディジタル信号遅延回路を提供することである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに本発明によるディジタル信号の遅延方法は、入力デ
ィジタル信号の開始点を基準にして、予定された遅延時
間に相当するクロックパルスを計数して出力ディジタル
信号の開始点を決定する段階と、前記入力ディジタル信
号の終了点を基準にして、予定されたパルス幅に相当す
るクロックパルスを計数して前記出力ディジタル信号の
終了点を決定する段階とを含むことを特徴とする。さら
に、上記目的を達成するために本発明によるディジタル
信号の遅延回路は、入力ディジタル信号の開始点を基準
にして、予定された遅延時間に相当するクロックパルス
を計数して出力ディジタル信号の開始点を決定する遅延
時間決定部と、前記入力ディジタル信号の終了点を基準
にして、予定されたパルス幅に相当するクロックパルス
を計数して前記出力ディジタル信号の終了点を決定する
パルス幅決定部とを含むことを特徴とする。
めに本発明によるディジタル信号の遅延方法は、入力デ
ィジタル信号の開始点を基準にして、予定された遅延時
間に相当するクロックパルスを計数して出力ディジタル
信号の開始点を決定する段階と、前記入力ディジタル信
号の終了点を基準にして、予定されたパルス幅に相当す
るクロックパルスを計数して前記出力ディジタル信号の
終了点を決定する段階とを含むことを特徴とする。さら
に、上記目的を達成するために本発明によるディジタル
信号の遅延回路は、入力ディジタル信号の開始点を基準
にして、予定された遅延時間に相当するクロックパルス
を計数して出力ディジタル信号の開始点を決定する遅延
時間決定部と、前記入力ディジタル信号の終了点を基準
にして、予定されたパルス幅に相当するクロックパルス
を計数して前記出力ディジタル信号の終了点を決定する
パルス幅決定部とを含むことを特徴とする。
【００１０】
【発明の実施の形態】以下、添付した図面を参照して本
発明による好ましい実施形態について説明する。図１は
本発明の一実施形態によるカウンタ型遅延回路のブロッ
ク図である。図１において参照符号３１乃至３７は回路
の遅延時間決定部の素子である。この遅延時間決定部
は、入力ディジタル信号の開始点を基準にして所定の遅
延時間に該当するクロック周期をカウンティングして、
出力ディジタル信号の開始点を決定する。さらに、参照
符号４１乃至４５は回路のパルス幅決定部の素子であ
る。このパルス幅決定部は、入力ディジタル信号の状態
変換時点を基準にしてクロック周期をカウンティングす
ることによって、出力ディジタル信号の状態変換時点を
決定する。参照符号３１、３２、４１、及び４２は４ビ
ットカウントであり、本実施例では７４ＨＣ１６１素子
を用いる。次の表は７４ＨＣ１６１素子の機能を示して
いる。
発明による好ましい実施形態について説明する。図１は
本発明の一実施形態によるカウンタ型遅延回路のブロッ
ク図である。図１において参照符号３１乃至３７は回路
の遅延時間決定部の素子である。この遅延時間決定部
は、入力ディジタル信号の開始点を基準にして所定の遅
延時間に該当するクロック周期をカウンティングして、
出力ディジタル信号の開始点を決定する。さらに、参照
符号４１乃至４５は回路のパルス幅決定部の素子であ
る。このパルス幅決定部は、入力ディジタル信号の状態
変換時点を基準にしてクロック周期をカウンティングす
ることによって、出力ディジタル信号の状態変換時点を
決定する。参照符号３１、３２、４１、及び４２は４ビ
ットカウントであり、本実施例では７４ＨＣ１６１素子
を用いる。次の表は７４ＨＣ１６１素子の機能を示して
いる。
【００１１】
【表１】
【００１２】上記の表に示したように、初期化入力、即
ち￣ＣＬＲにロー（“Ｌ”）状態が入力されると他の入
力の状態に関らずに初期化する。尚、本文中では上記表
中に示された、棒状の記号が付されたＣＬＲ及びＬＤを
それぞれ￣ＣＬＲ及び￣ＬＤと記す。即ち、全ての出力
ビットＱA、ＱB、ＱC、及びＱDがゼロにリセットされ
る。さらに、ＥＮＰがロー状態であれば計数できなく、
ＥＮＴがロー状態であればリップルキャリー（ＲＣ）の
機能を果たせない。
ち￣ＣＬＲにロー（“Ｌ”）状態が入力されると他の入
力の状態に関らずに初期化する。尚、本文中では上記表
中に示された、棒状の記号が付されたＣＬＲ及びＬＤを
それぞれ￣ＣＬＲ及び￣ＬＤと記す。即ち、全ての出力
ビットＱA、ＱB、ＱC、及びＱDがゼロにリセットされ
る。さらに、ＥＮＰがロー状態であれば計数できなく、
ＥＮＴがロー状態であればリップルキャリー（ＲＣ）の
機能を果たせない。
【００１３】一方、ロード入力（￣ＬＤ）がロー状態で
あれば各データ入力Ａ、Ｂ、Ｃ、及びＤに割り当てられ
た二進値が出力ＱA、ＱB、ＱC、及びＱDに伝達される。
従って正常な計数の機能を果たそうとすれば全ての入
力、即ち￣ＣＬＲ、ＥＮＰ、ＥＮＴ、及び￣ＬＤがハイ
（“Ｈ”）状態の上にＣＬＫ信号が印加されるべきであ
る。
あれば各データ入力Ａ、Ｂ、Ｃ、及びＤに割り当てられ
た二進値が出力ＱA、ＱB、ＱC、及びＱDに伝達される。
従って正常な計数の機能を果たそうとすれば全ての入
力、即ち￣ＣＬＲ、ＥＮＰ、ＥＮＴ、及び￣ＬＤがハイ
（“Ｈ”）状態の上にＣＬＫ信号が印加されるべきであ
る。
【００１４】以下、図１を参照して本実施形態によるカ
ウンタ型遅延回路の動作過程を説明する。先ず、初期化
信号により全ての素子を初期化した後、入力信号が印加
されないと何の動作も起こらない。即ち、初期化信号が
発生されることによって第１カウンタ３１はロードモー
ドとなり、第２カウンタ３２、第３カウンタ４１、及び
第４カウンタ４２は初期化される。
ウンタ型遅延回路の動作過程を説明する。先ず、初期化
信号により全ての素子を初期化した後、入力信号が印加
されないと何の動作も起こらない。即ち、初期化信号が
発生されることによって第１カウンタ３１はロードモー
ドとなり、第２カウンタ３２、第３カウンタ４１、及び
第４カウンタ４２は初期化される。
【００１５】図２は図１に示した遅延回路の入出力タイ
ミング図である。初期化状態で図１のようにロー状態の
入力信号が印加されると第１Ｄフリップフロップ３４の
Ｑ−出力はハイ状態となり、第１カウンタ３１のＥＮＰ
及びＥＮＴが順にハイ状態となる。さらに、第２Ｄフリ
ップフロップ４４はロー状態の入力信号により動作でき
なくなり、第３カウンタ４１はカウンティングし始めな
い。
ミング図である。初期化状態で図１のようにロー状態の
入力信号が印加されると第１Ｄフリップフロップ３４の
Ｑ−出力はハイ状態となり、第１カウンタ３１のＥＮＰ
及びＥＮＴが順にハイ状態となる。さらに、第２Ｄフリ
ップフロップ４４はロー状態の入力信号により動作でき
なくなり、第３カウンタ４１はカウンティングし始めな
い。
【００１６】ここで、第１カウンタ３１は、所定の入力
Ａ、Ｂ、Ｃ、及びＤの値を初期値、即ちカウンティング
開始値として出力しながらカウンティングし始める。従
って、入力Ａ、Ｂ、Ｃ、及びＤの値を変化させることに
よって遅延時間が調整される。図１の回路構成の場合、
第１カウンタ３１の入力Ａ、Ｂ、Ｃ、及びＤの値は“０
００１”（２進数）と設定されており、１５番目クロッ
クパルスまで計数した後、リップルキャリー出力（ＲＣ
Ｏ）端子にハイ状態の信号が発生する。この信号（ＲＣ
Ｏ）は帰還されて出力ＱA、ＱB、ＱC、及びＱDの状態を
リセットすると共に、第２カウンタ３２のＥＮＰ及びＥ
ＮＴをハイ状態にすることによって第２カウンタ３２が
計数し始める。
Ａ、Ｂ、Ｃ、及びＤの値を初期値、即ちカウンティング
開始値として出力しながらカウンティングし始める。従
って、入力Ａ、Ｂ、Ｃ、及びＤの値を変化させることに
よって遅延時間が調整される。図１の回路構成の場合、
第１カウンタ３１の入力Ａ、Ｂ、Ｃ、及びＤの値は“０
００１”（２進数）と設定されており、１５番目クロッ
クパルスまで計数した後、リップルキャリー出力（ＲＣ
Ｏ）端子にハイ状態の信号が発生する。この信号（ＲＣ
Ｏ）は帰還されて出力ＱA、ＱB、ＱC、及びＱDの状態を
リセットすると共に、第２カウンタ３２のＥＮＰ及びＥ
ＮＴをハイ状態にすることによって第２カウンタ３２が
計数し始める。
【００１７】一方、第２カウンタ３２のロード入力がハ
イ状態に固定されることによって入力Ａ、Ｂ、Ｃ、及び
Ｄの値は出力ＱA、ＱB、ＱC、及びＱDの状態に影響を及
ぼさない。ここで、第２カウンタ３２の出力ＱA、ＱB、
ＱC、及びＱDの状態は初期化信号によりロー状態に保た
れている。図１に示したように第２カウンタ３２の出力
のうちＱCが選択されることによって、第１カウンタ３
１のＲＣＯの四番目のハイ信号が第２カウンタ３２によ
り計数された後、第２カウンタ３２の出力ＱCがハイ状
態に転換される。従って、最終出力は第１反転器３３を
通じてロー状態に転換される。結局、遅延時間決定部３
１乃至３７は、第１カウンタ３１のデータ入力の設定及
び第２カウンタ３２の出力ビット選択により遅延時間
（ｔ1）が調整できる。
イ状態に固定されることによって入力Ａ、Ｂ、Ｃ、及び
Ｄの値は出力ＱA、ＱB、ＱC、及びＱDの状態に影響を及
ぼさない。ここで、第２カウンタ３２の出力ＱA、ＱB、
ＱC、及びＱDの状態は初期化信号によりロー状態に保た
れている。図１に示したように第２カウンタ３２の出力
のうちＱCが選択されることによって、第１カウンタ３
１のＲＣＯの四番目のハイ信号が第２カウンタ３２によ
り計数された後、第２カウンタ３２の出力ＱCがハイ状
態に転換される。従って、最終出力は第１反転器３３を
通じてロー状態に転換される。結局、遅延時間決定部３
１乃至３７は、第１カウンタ３１のデータ入力の設定及
び第２カウンタ３２の出力ビット選択により遅延時間
（ｔ1）が調整できる。
【００１８】一方、ロー状態の入力が信号が終了し、ハ
イ状態に転換される時点からパルス幅決定部４１乃至４
５は動作する。即ち、第２Ｄフリップフロップ４４の出
力がハイとなって第３カウンタ４１が計数し始める。第
３カウンタ４１の計数が完了すると、ＲＣＯがハイに転
換されて第４カウンタ４２が計数し始める。第４カウン
タ４２の所定のパルス幅ｔ2の間、計数を行って出力ＱC
がハイ状態に転換され、第２反転器４３によりロー状態
に反転される。ＡＮＤゲート３６の出力はロー状態とな
って、第２Ｄフリップフロップ４４を動作させなく、第
２カウンタ３２を初期化する。
イ状態に転換される時点からパルス幅決定部４１乃至４
５は動作する。即ち、第２Ｄフリップフロップ４４の出
力がハイとなって第３カウンタ４１が計数し始める。第
３カウンタ４１の計数が完了すると、ＲＣＯがハイに転
換されて第４カウンタ４２が計数し始める。第４カウン
タ４２の所定のパルス幅ｔ2の間、計数を行って出力ＱC
がハイ状態に転換され、第２反転器４３によりロー状態
に反転される。ＡＮＤゲート３６の出力はロー状態とな
って、第２Ｄフリップフロップ４４を動作させなく、第
２カウンタ３２を初期化する。
【００１９】これにより最終出力は第１反転器３３を通
じてハイ状態に転換される。結局、上記パルス幅決定部
４１乃至４５も第３カウンタ４１のデータ入力値Ａ、
Ｂ、Ｃ、及びＤの設定及び第４カウンタ４２の出力ビッ
ト選択を通じてパルス幅ｔ2が調整できる。図２におい
て出力信号のパルス幅ｔ3は次の式により決定される。
じてハイ状態に転換される。結局、上記パルス幅決定部
４１乃至４５も第３カウンタ４１のデータ入力値Ａ、
Ｂ、Ｃ、及びＤの設定及び第４カウンタ４２の出力ビッ
ト選択を通じてパルス幅ｔ2が調整できる。図２におい
て出力信号のパルス幅ｔ3は次の式により決定される。
【００２０】ｔ3＝ｔ0＋（ｔ2−ｔ1）
【００２１】ここで、ｔ0は上記入力ディジタル信号の
パルス幅、ｔ2は上記入力ディジタル信号の終了点から
前記出力ディジタル信号の終了点までの時間、ｔ1は予
定遅延時間である。
パルス幅、ｔ2は上記入力ディジタル信号の終了点から
前記出力ディジタル信号の終了点までの時間、ｔ1は予
定遅延時間である。
【００２２】本発明は上記実施例に限定されない。例え
ば必要な遅延時間が短い場合、上記第２カウンタ３２を
用いることなく１から１６クロック周期内で遅延時間が
調整できる。一方、図１のように２個の４ビットカウン
タを用いると回路の構成により遅延時間を１から２５６
（１６2）クロック周期まで調整できる。従って、４ビ
ットカウンタをｎ個用いた場合、最大遅延クロック周期
は１６nとなる。これを一般化するとｎ個のｋビットカ
ウンタを用いた場合、最大遅延クロック周期は２knとな
る。
ば必要な遅延時間が短い場合、上記第２カウンタ３２を
用いることなく１から１６クロック周期内で遅延時間が
調整できる。一方、図１のように２個の４ビットカウン
タを用いると回路の構成により遅延時間を１から２５６
（１６2）クロック周期まで調整できる。従って、４ビ
ットカウンタをｎ個用いた場合、最大遅延クロック周期
は１６nとなる。これを一般化するとｎ個のｋビットカ
ウンタを用いた場合、最大遅延クロック周期は２knとな
る。
【００２３】
【発明の効果】以上説明したように、本発明によるディ
ジタル信号の遅延方法及び回路によれば、遅延時間及び
パルス幅が容易に調整でき、安定した出力波形を有する
と共に容易に集積化することができる効果がある。
ジタル信号の遅延方法及び回路によれば、遅延時間及び
パルス幅が容易に調整でき、安定した出力波形を有する
と共に容易に集積化することができる効果がある。
【図１】本発明の一実施形態によるカウンタ型遅延回路
のブロック図である。
のブロック図である。
【図２】図１の遅延回路の入出力タイミング図である。
【図３】従来の単安定マルチバイブレータ型遅延回路の
ブロック図である。
ブロック図である。
【図４】図３の遅延回路のタイミング図である。
【図５】従来のシフトレジスタ型遅延回路のブロック図
である。
である。
【図６】図５の遅延回路タイミング図である。
【符号の説明】 ３１ 第１カウンタ（カウンタ素子） ３２ 第２カウンタ（カウンタ素子） ３３ 第１反転器 ３４ 第１Ｄフリップフロップ ３５，３６，３７ ＡＮＤゲート （以上、遅延時間決定部） ４１ 第３カウンタ（カウンタ素子） ４２ 第４カウンタ（カウンタ素子） ４３ 第２反転器 ４４ 第２Ｄフリップフロップ ４５ ＡＮＤゲート （以上、パルス幅決定部）
Claims (12)
- 【請求項１】 入力ディジタル信号の開始点を基準にし
て、予定された遅延時間に相当するクロックパルスを計
数することによって出力ディジタル信号の開始点を決定
する段階と、 前記入力ディジタル信号の終了点を基準にして、予定さ
れたパルス幅に相当するクロックパルスを計数すること
によって前記出力ディジタル信号の終了点を決定する段
階とを有することを特徴とするディジタル信号の遅延方
法。 - 【請求項２】 前記予定されたパルス幅ｔ3は、次の式
により決定されることを特徴とする請求項１記載のディ
ジタル信号の遅延方法。 ｔ3＝ｔ0＋（ｔ2−ｔ1） ここで、ｔ0は前記入力ディジタル信号のパルス幅、ｔ2
は前記入力ディジタル信号の終了点から前記出力ディジ
タル信号の終了点までの時間、ｔ1は予定遅延時間であ
る。 - 【請求項３】 前記予定された遅延時間は、前記入力デ
ィジタル信号の開始点から前記出力ディジタル信号の開
始点までの時間であることを特徴とする請求項１記載の
ディジタル信号の遅延方法。 - 【請求項４】 前記出力ディジタル信号の開始点を決定
する段階及び前記出力ディジタル信号の終了点を決定す
る段階は、所定のカウンタ素子を用いることを特徴とす
る請求項３記載のディジタル信号の遅延方法。 - 【請求項５】 前記遅延時間の最大値は、前記ｎ個のｋ
ビットカウンタを用いた場合、２knに比例することを特
徴とする請求項４記載のディジタル信号の遅延方法。 - 【請求項６】 前記遅延時間は、前記カウンタ素子のデ
ータの入力値及びデータ出力ビット選択により決定され
ることを特徴とする請求項４記載のディジタル信号の遅
延方法。 - 【請求項７】 入力ディジタル信号の開始点を基準にし
て、予定された遅延時間に相当するクロックパルスを計
数して出力ディジタル信号の開始点を決定する遅延時間
決定部と、 前記入力ディジタル信号の終了点を基準にして、予定さ
れたパルス幅に相当するクロックパルスを計数して前記
出力ディジタル信号の終了点を決定するパルス幅決定部
とを具備することを特徴とするディジタル信号の遅延回
路。 - 【請求項８】 前記予定されたパルス幅ｔ3は、次の式
により決定されることを特徴とする請求項７記載のディ
ジタル信号の遅延回路。 ｔ3＝ｔ0＋（ｔ2−ｔ1） ここで、ｔ0は前記入力ディジタル信号のパルス幅、ｔ2
は前記入力ディジタル信号の終了点から前記出力ディジ
タル信号の終了点までの時間、ｔ1は予定された遅延時
間である。 - 【請求項９】 前記予定された遅延時間は、前記入力デ
ィジタル信号の開始点から前記出力ディジタル信号の開
始点までの時間であることを特徴とする請求項８記載の
ディジタル信号の遅延回路。 - 【請求項１０】 前記ディジタル信号の遅延回路は、所
定のカウンタ素子を用いたことを特徴とする請求項９記
載のディジタル信号の遅延回路。 - 【請求項１１】 前記遅延時間の最大値は、前記ｎ個の
ｋビットカウンタを用いた場合、２knに比例することを
特徴とする請求項１０記載のディジタル信号の遅延回
路。 - 【請求項１２】 前記遅延時間は、前記カウンタ素子の
データの入力値及びデータ出力ビットの選択により決定
されることを特徴とする請求項１０記載のディジタル信
号の遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950016155A KR0165404B1 (ko) | 1995-06-17 | 1995-06-17 | 디지탈 신호의 지연방법 및 회로 |
| KR199516155 | 1995-06-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0923143A true JPH0923143A (ja) | 1997-01-21 |
Family
ID=19417403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8155863A Pending JPH0923143A (ja) | 1995-06-17 | 1996-06-17 | ディジタル信号の遅延方法及び回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5754071A (ja) |
| JP (1) | JPH0923143A (ja) |
| KR (1) | KR0165404B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008032768A1 (en) * | 2006-09-14 | 2008-03-20 | Renesas Technology Corp. | Pfc controller, switching regulator and power supply circuit |
| CN111600582A (zh) * | 2020-06-04 | 2020-08-28 | 中国科学院合肥物质科学研究院 | 一种精密可调节的多路脉冲同步触发系统 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU3991599A (en) * | 1998-05-27 | 1999-12-13 | Thomson Consumer Electronics, Inc | Synchronous reset generation in an asynchronous system |
| DE10200276A1 (de) * | 2002-01-07 | 2003-07-17 | Siemens Ag | Eingangsschaltung und Verfahren zu deren Betrieb |
| US6882195B2 (en) * | 2002-07-12 | 2005-04-19 | Ics Technologies, Inc. | Signal timing adjustment circuit with external resistor |
| KR100608355B1 (ko) * | 2004-03-25 | 2006-08-08 | 주식회사 하이닉스반도체 | 메모리 장치의 동작 주파수 변동에 따른 내부 제어 신호의인에이블 구간을 제어하는 장치와 그 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281513A (ja) * | 1986-05-29 | 1987-12-07 | Fujitsu Ltd | 遅延回路 |
| US4795984A (en) * | 1986-11-19 | 1989-01-03 | Schlumberger Systems & Services, Inc. | Multi-marker, multi-destination timing signal generator |
| JPS63133715A (ja) * | 1986-11-25 | 1988-06-06 | Mitsubishi Electric Corp | 可変デイジタル遅延回路 |
| JPH03213010A (ja) * | 1990-01-18 | 1991-09-18 | Sharp Corp | クロック発生器 |
| SE9300679L (sv) * | 1993-03-01 | 1994-09-02 | Ellemtel Utvecklings Ab | Bitsynkroniserare |
| GB2287812B (en) * | 1994-03-24 | 1997-09-24 | Discovision Ass | Clock divider |
-
1995
- 1995-06-17 KR KR1019950016155A patent/KR0165404B1/ko not_active Expired - Fee Related
-
1996
- 1996-06-14 US US08/663,772 patent/US5754071A/en not_active Expired - Lifetime
- 1996-06-17 JP JP8155863A patent/JPH0923143A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008032768A1 (en) * | 2006-09-14 | 2008-03-20 | Renesas Technology Corp. | Pfc controller, switching regulator and power supply circuit |
| JP4850915B2 (ja) * | 2006-09-14 | 2012-01-11 | ルネサスエレクトロニクス株式会社 | Ｐｆｃコントローラ、スイッチングレギュレータ及び電源回路 |
| US8125203B2 (en) | 2006-09-14 | 2012-02-28 | Renesas Electronics Corporation | PFC controller, switching regulator and power supply circuit |
| CN111600582A (zh) * | 2020-06-04 | 2020-08-28 | 中国科学院合肥物质科学研究院 | 一种精密可调节的多路脉冲同步触发系统 |
| CN111600582B (zh) * | 2020-06-04 | 2022-07-01 | 中国科学院合肥物质科学研究院 | 一种精密可调节的多路脉冲同步触发系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004866A (ko) | 1997-01-29 |
| US5754071A (en) | 1998-05-19 |
| KR0165404B1 (ko) | 1999-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3379209B2 (ja) | クロックデューティ比自動調整回路 | |
| JP2777982B2 (ja) | パルス幅変調回路 | |
| JPH0923143A (ja) | ディジタル信号の遅延方法及び回路 | |
| JP2002217758A (ja) | フィルタ機能を有する信号レベル検出方法及び装置 | |
| US5854755A (en) | Clock frequency multiplication device | |
| JPS5853229A (ja) | 可変デユ−テイ比パルス波形発生回路 | |
| JP2002026670A (ja) | 抵抗ラダー型電子ボリューム | |
| US10797715B2 (en) | Filtering method and filter | |
| US6072338A (en) | Method of and device for determining pulse width | |
| JP2936800B2 (ja) | 信号発生装置 | |
| US5572149A (en) | Clock regeneration circuit | |
| JPH0514186A (ja) | パルス幅変調回路 | |
| JPH0638667B2 (ja) | ゲート制御回路 | |
| JPH05315898A (ja) | トリガ同期回路 | |
| JP3208322B2 (ja) | 可変遅延線回路 | |
| JP2974129B2 (ja) | 信号スペクトラム計測装置 | |
| JP2522312Y2 (ja) | 温度検出回路 | |
| JP2530025Y2 (ja) | 垂直同期信号分離回路 | |
| JP3251244B2 (ja) | ディジタルフィルタ | |
| JPH04372215A (ja) | ディジタル・パルス・ストレッチャー回路 | |
| JP2888264B2 (ja) | ピークサンプル出力回路 | |
| JPH06177722A (ja) | 広範囲遅延生成回路 | |
| JPH10285019A (ja) | ディジタルｐｌｌ回路および液晶表示装置 | |
| JPH0621790A (ja) | パルス幅変調回路 | |
| JPH06326890A (ja) | 同期信号生成回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990629 |