JPH05191265A - Ｔｔｌ論理回路 - Google Patents
Ｔｔｌ論理回路Info
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- JPH05191265A JPH05191265A JP4020455A JP2045592A JPH05191265A JP H05191265 A JPH05191265 A JP H05191265A JP 4020455 A JP4020455 A JP 4020455A JP 2045592 A JP2045592 A JP 2045592A JP H05191265 A JPH05191265 A JP H05191265A
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】
【目的】 Ｂｉ−ＣＭＯＳ型のＴＴＬ論理回路の出力部
において、高速動作と低消費電力とを両立可能とする。 【構成】 バイポーラトランジスタ１のベース駆動部
（ＭＯＳトランジスタ９と抵抗１１との直列回路）とコ
レクタ駆動部（抵抗１２）との各インピーダンスを、ト
ランジスタ１のオフからオンへの状態変化時にのみ、低
インピーダンスとする。そのために、出力３０の電位を
インバータ１６により検出し、このインバータ１６の出
力により、ＭＯＳトランジスタ１７，１９を共にオン制
御し、抵抗１１，１２を略短絡状態とする。トランジス
タ１がオンにあるときには、両トランジスタ１７，１９
はオフのため、抵抗１１，１２を夫々介してトランジス
タ１のベース，コレクタ電流が流れており、このとき抵
抗１１，１２を大としておくことができるので、低消費
電力となる。
において、高速動作と低消費電力とを両立可能とする。 【構成】 バイポーラトランジスタ１のベース駆動部
（ＭＯＳトランジスタ９と抵抗１１との直列回路）とコ
レクタ駆動部（抵抗１２）との各インピーダンスを、ト
ランジスタ１のオフからオンへの状態変化時にのみ、低
インピーダンスとする。そのために、出力３０の電位を
インバータ１６により検出し、このインバータ１６の出
力により、ＭＯＳトランジスタ１７，１９を共にオン制
御し、抵抗１１，１２を略短絡状態とする。トランジス
タ１がオンにあるときには、両トランジスタ１７，１９
はオフのため、抵抗１１，１２を夫々介してトランジス
タ１のベース，コレクタ電流が流れており、このとき抵
抗１１，１２を大としておくことができるので、低消費
電力となる。
Description
【０００１】
【技術分野】本発明はＴＴＬ論理回路に関し、特にＢｉ
−ＣＭＯＳ型のＴＴＬ論理回路に関するものである。
−ＣＭＯＳ型のＴＴＬ論理回路に関するものである。
【０００２】
【従来技術】Ｂｉ−ＣＭＯＳ技術によって実現されたシ
ョットキバリアダイオード付きのＴＴＬ論理回路の出力
回路部の構成を図３に示す。
ョットキバリアダイオード付きのＴＴＬ論理回路の出力
回路部の構成を図３に示す。
【０００３】入力端子２０からの入力信号はＰチャンネ
ルＭＯＳトランジスタ９及びＮチャンネルＭＯＳトラン
ジスタ５の各ゲート入力へ印加され、ＭＯＳトランジス
タ９のソース出力は抵抗１１を介してＮＰＮ型のショッ
トキバリアダイオード付きバイポーラトランジスタ１の
ベース駆動をなす。このトランジスタ１のベースとアー
ス電位との間のＭＯＳトランジスタ５は、トランジスタ
１のベース残留電荷を急速に放電するためのものであ
り、トランジスタ１のカットオフ時の高速化を図ってい
る。
ルＭＯＳトランジスタ９及びＮチャンネルＭＯＳトラン
ジスタ５の各ゲート入力へ印加され、ＭＯＳトランジス
タ９のソース出力は抵抗１１を介してＮＰＮ型のショッ
トキバリアダイオード付きバイポーラトランジスタ１の
ベース駆動をなす。このトランジスタ１のベースとアー
ス電位との間のＭＯＳトランジスタ５は、トランジスタ
１のベース残留電荷を急速に放電するためのものであ
り、トランジスタ１のカットオフ時の高速化を図ってい
る。
【０００４】トランジスタ１のコレクタには抵抗１２が
設けられており、この抵抗１２を介してトランジスタ１
のコレクタ駆動電流が供給されている。このトランジス
タ１のエミッタ出力とアース電位との間に抵抗１３が設
けられており、このエミッタ出力によってＮＰＮ型のシ
ョットキバリアダイオード付きバイポーラトランジスタ
２のベース駆動がなされる。このトランジスタ２のコレ
クタが回路出力３０となっており、このトランジスタ２
のベース残留電荷の急速放電のために、入力信号がゲー
トに印加されたＮチャンネルＭＯＳトランジスタ６が設
けられている。
設けられており、この抵抗１２を介してトランジスタ１
のコレクタ駆動電流が供給されている。このトランジス
タ１のエミッタ出力とアース電位との間に抵抗１３が設
けられており、このエミッタ出力によってＮＰＮ型のシ
ョットキバリアダイオード付きバイポーラトランジスタ
２のベース駆動がなされる。このトランジスタ２のコレ
クタが回路出力３０となっており、このトランジスタ２
のベース残留電荷の急速放電のために、入力信号がゲー
トに印加されたＮチャンネルＭＯＳトランジスタ６が設
けられている。
【０００５】トランジスタ１と２とにより回路出力のロ
ーレベルを決定しており、回路出力のハイレベルはダー
リントン接続されたＮＰＮバイポーラトランジスタ３，
４により決定されるようになっている。このトランジス
タ３，４の駆動のために、入力信号を反転するインバー
タ１５と、このインバータ１５の出力を更に反転するＣ
ＭＯＳインバータ（Ｐチャンネルトランジスタ１０及び
Ｎチャンネルトランジスタ７）とが設けられ、このＣＭ
ＯＳインバータ出力がトランジスタ３のベース入力とな
っている。そして、トランジスタ４のエミッタ出力が回
路出力３０となっている。尚、トランジスタ７はトラン
ジスタ３のベース残留電荷の急速放電機能を有する。
ーレベルを決定しており、回路出力のハイレベルはダー
リントン接続されたＮＰＮバイポーラトランジスタ３，
４により決定されるようになっている。このトランジス
タ３，４の駆動のために、入力信号を反転するインバー
タ１５と、このインバータ１５の出力を更に反転するＣ
ＭＯＳインバータ（Ｐチャンネルトランジスタ１０及び
Ｎチャンネルトランジスタ７）とが設けられ、このＣＭ
ＯＳインバータ出力がトランジスタ３のベース入力とな
っている。そして、トランジスタ４のエミッタ出力が回
路出力３０となっている。尚、トランジスタ７はトラン
ジスタ３のベース残留電荷の急速放電機能を有する。
【０００６】トランジスタ４のベース残留電荷の急速放
電のために、インバータ１５の出力がゲートに印加され
たＮチャンネルＭＯＳトランジスタ８が設けられてい
る。また、トランジスタ４のコレクタにはショットキバ
リアダイオード１４が挿入されることにより、図示せぬ
負荷が短絡した様な場合に、トランジスタ３，４の保護
を行う。
電のために、インバータ１５の出力がゲートに印加され
たＮチャンネルＭＯＳトランジスタ８が設けられてい
る。また、トランジスタ４のコレクタにはショットキバ
リアダイオード１４が挿入されることにより、図示せぬ
負荷が短絡した様な場合に、トランジスタ３，４の保護
を行う。
【０００７】この回路においては、回路出力３０のハイ
レベルとローベルとを、ＣＭＯＳトランジスタによって
完全に分離した構造となっているために、回路の消費電
力、特にハイレベル出力時の消費電力を大幅に低減可能
となっている。
レベルとローベルとを、ＣＭＯＳトランジスタによって
完全に分離した構造となっているために、回路の消費電
力、特にハイレベル出力時の消費電力を大幅に低減可能
となっている。
【０００８】また、ローレベル出力時には、トランジス
タ１，２の飽和動作を防止すべく、ショットキバリアダ
イオードによりコレクタ電位が共にクランプされ、抵抗
１１〜１３によりクランプ電流が制限されるようになっ
ている。
タ１，２の飽和動作を防止すべく、ショットキバリアダ
イオードによりコレクタ電位が共にクランプされ、抵抗
１１〜１３によりクランプ電流が制限されるようになっ
ている。
【０００９】ここで、この回路のより高速化を実現する
ためには以下の様な手法が考えられる。
ためには以下の様な手法が考えられる。
【００１０】抵抗１１，１２の値を小さくして、ＮＰ
Ｎトランジスタ１に流れる電流を増やす。
Ｎトランジスタ１に流れる電流を増やす。
【００１１】ＰチャンネルＭＯＳトランジスタ９のゲ
ート幅を大きくして、ＮＰＮトランジスタ１に流れる電
流を増やす。
ート幅を大きくして、ＮＰＮトランジスタ１に流れる電
流を増やす。
【００１２】ＮチャンネルＭＯＳトランジスタ５〜８
のゲート幅を大きくして、ＮＰＮトランジスタ１〜４の
カットオフを更に素早くさせる。
のゲート幅を大きくして、ＮＰＮトランジスタ１〜４の
カットオフを更に素早くさせる。
【００１３】ＰチャンネルＭＯＳトランジスタ１０及
びＮチャンネルＭＯＳトランジスタ７のゲート幅を共に
大きくする。
びＮチャンネルＭＯＳトランジスタ７のゲート幅を共に
大きくする。
【００１４】上記について考えると、通常Ｐチャンネ
ルＭＯＳトランジスタ９のオン抵抗値は数百Ωであるの
に対し、抵抗１１の値は数ＫΩであってオン抵抗に対し
てかなり大きいので、の手法はあまり効果がない。
ルＭＯＳトランジスタ９のオン抵抗値は数百Ωであるの
に対し、抵抗１１の値は数ＫΩであってオン抵抗に対し
てかなり大きいので、の手法はあまり効果がない。
【００１５】また、，については、ゲート幅拡大に
よる寄生ソースドレイン容量の増加や、素子数の増加
（ゲート幅拡大に伴う素子面積の増大）のために、十分
な効果が得られない。従って、結局のところの手法を
用いて、消費電力と動作速度との関係を最適化するよう
に設計されているのが現状である。
よる寄生ソースドレイン容量の増加や、素子数の増加
（ゲート幅拡大に伴う素子面積の増大）のために、十分
な効果が得られない。従って、結局のところの手法を
用いて、消費電力と動作速度との関係を最適化するよう
に設計されているのが現状である。
【００１６】前述した従来の実施例では、消費電力と動
作速度に相関があるため、それらを最適化しても十分な
動作速度の改善はできない。例えば、図３において抵抗
１１及び１２を小さくすると動作速度は向上するもの
の、同時に消費電力も増加する。ここでローレベル出力
静止時に流れる電流は、次式で表わされる。
作速度に相関があるため、それらを最適化しても十分な
動作速度の改善はできない。例えば、図３において抵抗
１１及び１２を小さくすると動作速度は向上するもの
の、同時に消費電力も増加する。ここでローレベル出力
静止時に流れる電流は、次式で表わされる。
【００１７】 ＩCC＝｛ＶCC−（２ＶBE−ＶSB）｝／Ｒ12＋（ＶCC−２ＶBE）／Ｒ11 上式で、ＶBEはＮＰＮトランジスタ１及び２の順方向ベ
ースエミッタ間電圧、ＶSBはショットキバリアダイオー
ド１４の順方向電圧、ＶCCは電源電圧、Ｒ11及びＲ12は
抵抗１１及び１２の抵抗値を夫々表わす。
ースエミッタ間電圧、ＶSBはショットキバリアダイオー
ド１４の順方向電圧、ＶCCは電源電圧、Ｒ11及びＲ12は
抵抗１１及び１２の抵抗値を夫々表わす。
【００１８】上式の右辺第一項はＮＰＮトランジスタ１
のコレクタ電流、第二項はＮＰＮトランジスタ１のベー
ス電流を示す。この式から判る様に、消費電力は抵抗１
１及び１２の値の逆数に比例するため、動作速度を改善
を図ろうとすると、大幅な消費電力の増加を伴い、結局
実用的な消費電力に納めようとすると、十分な動作速度
の改善はなされないのである。
のコレクタ電流、第二項はＮＰＮトランジスタ１のベー
ス電流を示す。この式から判る様に、消費電力は抵抗１
１及び１２の値の逆数に比例するため、動作速度を改善
を図ろうとすると、大幅な消費電力の増加を伴い、結局
実用的な消費電力に納めようとすると、十分な動作速度
の改善はなされないのである。
【００１９】
【発明の目的】本発明の目的は、高速動作と低消費電力
とを両立させることが可能なＴＴＬ論理回路を提供する
ことである。
とを両立させることが可能なＴＴＬ論理回路を提供する
ことである。
【００２０】
【発明の構成】本発明によれば、入力信号がゲートに印
加された第１のＭＯＳトランジスタと、前記ＭＯＳトラ
ンジスタの導電チャンネルに直列接続された第１の抵抗
素子と、前記ＭＯＳトランジスタと前記第１の抵抗素子
との直列回路によりベース駆動電圧が供給される所定導
電型の第１のバイポーラトランジスタと、前記バイポー
ラトランジスタのコレクタ駆動電流を供給する第２の抵
抗素子と、前記バイポーラトランジスタのエミッタ出力
によりベース駆動され回路出力端子にコレクタが接続さ
れた前記所定導電型の第２のバイポーラトランジスタと
を含むＴＴＬ論理回路であって、前記第１のバイポーラ
トランジスタのオフからオンへの状態変化時に前記回路
出力端子の電位状態を検出する出力電位検出手段と、こ
の検出電位状態により夫々制御され低インピーダンスと
なる第１及び第２の可変インピーダンス手段とを有し、
前記第１及び第２の可変インピーダンス手段を夫々介し
て前記第１のバイポーラトランジスタのベース駆動電流
及びコレクタ駆動電流を供給するようにしたことを特徴
とするＴＴＬ論理回路が得られる。
加された第１のＭＯＳトランジスタと、前記ＭＯＳトラ
ンジスタの導電チャンネルに直列接続された第１の抵抗
素子と、前記ＭＯＳトランジスタと前記第１の抵抗素子
との直列回路によりベース駆動電圧が供給される所定導
電型の第１のバイポーラトランジスタと、前記バイポー
ラトランジスタのコレクタ駆動電流を供給する第２の抵
抗素子と、前記バイポーラトランジスタのエミッタ出力
によりベース駆動され回路出力端子にコレクタが接続さ
れた前記所定導電型の第２のバイポーラトランジスタと
を含むＴＴＬ論理回路であって、前記第１のバイポーラ
トランジスタのオフからオンへの状態変化時に前記回路
出力端子の電位状態を検出する出力電位検出手段と、こ
の検出電位状態により夫々制御され低インピーダンスと
なる第１及び第２の可変インピーダンス手段とを有し、
前記第１及び第２の可変インピーダンス手段を夫々介し
て前記第１のバイポーラトランジスタのベース駆動電流
及びコレクタ駆動電流を供給するようにしたことを特徴
とするＴＴＬ論理回路が得られる。
【００２１】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
【００２２】図１は本発明の一実施例の回路図であり、
図３と同等部分は同一符号にて示している。本実施例で
は図３の従来回路に以下の構成が付加されている。すな
わち、出力端子３０の電位状態を検出するインバータ１
６からなる出力電位検出手段４０と、この検出電位によ
り夫々インピーダンス制御される第１及び第２の可変イ
ンピーダンス手段５０，６０とが付加されている。
図３と同等部分は同一符号にて示している。本実施例で
は図３の従来回路に以下の構成が付加されている。すな
わち、出力端子３０の電位状態を検出するインバータ１
６からなる出力電位検出手段４０と、この検出電位によ
り夫々インピーダンス制御される第１及び第２の可変イ
ンピーダンス手段５０，６０とが付加されている。
【００２３】第１の可変インピーダンス手段５０はＰチ
ャンネルＭＯＳトランジスタ１７からなり、インバータ
１６の出力がゲートへ印加され、このインバータ１６の
出力がローレベルのときにオンとなって、抵抗１１の両
端を低インピーダンス状態にするものである。
ャンネルＭＯＳトランジスタ１７からなり、インバータ
１６の出力がゲートへ印加され、このインバータ１６の
出力がローレベルのときにオンとなって、抵抗１１の両
端を低インピーダンス状態にするものである。
【００２４】また、第２の可変インピーダンス手段６０
は同じくＰチャンネルＭＯＳトランジスタ１９からな
り、インバータ１６の出力がゲートへ印加され、このイ
ンバータ１６の出力がローレベルのときにオンとなっ
て、抵抗１２の両端を低インピーダンス状態とするもの
である。
は同じくＰチャンネルＭＯＳトランジスタ１９からな
り、インバータ１６の出力がゲートへ印加され、このイ
ンバータ１６の出力がローレベルのときにオンとなっ
て、抵抗１２の両端を低インピーダンス状態とするもの
である。
【００２５】かかる構成において、まず、入力端子２０
にローレベルが入力され、出力端子３０にローレベルが
出力されている場合を考える。インバータ１６によって
反転された出力端子３０の信号は、ＰチャンネルＭＯＳ
トランジスタ１７，１９のゲートに入力されるので、こ
のトランジスタ１７，１９はオフする。
にローレベルが入力され、出力端子３０にローレベルが
出力されている場合を考える。インバータ１６によって
反転された出力端子３０の信号は、ＰチャンネルＭＯＳ
トランジスタ１７，１９のゲートに入力されるので、こ
のトランジスタ１７，１９はオフする。
【００２６】入力端子２０にはローレベルが入力されて
いるので、ＰチャンネルＭＯＳトランジスタ９はオン
し、ＮチャンネルＭＯＳトランジスタ５，６はオフして
いるので、トランジスタ１，２はオンしている。このと
きＰチャンネルＭＯＳトランジスタ９はオンしており、
ＰチャンネルＭＯＳトランジスタ１７がオフしているの
でトランジスタ１のベース電流はトランジスタ９及び抵
抗１１の直列回路によって、またトランジスタ１のコレ
クタ電流は抵抗１２によって供給されている。
いるので、ＰチャンネルＭＯＳトランジスタ９はオン
し、ＮチャンネルＭＯＳトランジスタ５，６はオフして
いるので、トランジスタ１，２はオンしている。このと
きＰチャンネルＭＯＳトランジスタ９はオンしており、
ＰチャンネルＭＯＳトランジスタ１７がオフしているの
でトランジスタ１のベース電流はトランジスタ９及び抵
抗１１の直列回路によって、またトランジスタ１のコレ
クタ電流は抵抗１２によって供給されている。
【００２７】この時、抵抗１１，１２の値はトランジス
タ１，２のショットキバリアダイオードが安定してクラ
ンプ動作できるのに必要且つ最小の電流が供給できる程
度の値に比較的大きく（〜１０ＫΩ）設定することがで
きる。
タ１，２のショットキバリアダイオードが安定してクラ
ンプ動作できるのに必要且つ最小の電流が供給できる程
度の値に比較的大きく（〜１０ＫΩ）設定することがで
きる。
【００２８】次に、入力端子２０にハイレベルが入力さ
れると、ＰチャンネルＭＯＳトランジスタ９はオフし、
ＮチャンネルＭＯＳトランジスタ５，６がオンするの
で、トランジスタ１，２はオフする。
れると、ＰチャンネルＭＯＳトランジスタ９はオフし、
ＮチャンネルＭＯＳトランジスタ５，６がオンするの
で、トランジスタ１，２はオフする。
【００２９】一方、インバータ１６によって反転された
入力端子３０の信号は、ＰチャンネルＭＯＳトランジス
タ１０及びＮチャンネルＭＯＳトランジスタ７，８の各
ゲートに入力されるので、ＰチャンネルＭＯＳトランジ
スタ１０はオンし、ＮチャンネルＭＯＳトランジスタ
７，８がオフする。これによってＮＰＮトランジスタ
３，４がオンし、出力端子３０の電位はハイレベルとな
る。
入力端子３０の信号は、ＰチャンネルＭＯＳトランジス
タ１０及びＮチャンネルＭＯＳトランジスタ７，８の各
ゲートに入力されるので、ＰチャンネルＭＯＳトランジ
スタ１０はオンし、ＮチャンネルＭＯＳトランジスタ
７，８がオフする。これによってＮＰＮトランジスタ
３，４がオンし、出力端子３０の電位はハイレベルとな
る。
【００３０】インバータ回路１６によって反転された出
力端子３０の信号は、ＭＯＳトランジスタ１７，１９の
ゲートに入力されるので、両トランジスタ１７，１９は
オンする。また、入力端子２０にはハイレベルが入力さ
れているので、ＰチャンネルＭＯＳトランジスタ９はオ
フし、ＮチャンネルＭＯＳトランジスタ５，６はオンし
ているので、トランジスタ１，２はオフしている。この
ときトランジスタ１７はオンしているものの、トランジ
スタ５がオフしているので、トランジスタ１にはベース
電流は供給されない。
力端子３０の信号は、ＭＯＳトランジスタ１７，１９の
ゲートに入力されるので、両トランジスタ１７，１９は
オンする。また、入力端子２０にはハイレベルが入力さ
れているので、ＰチャンネルＭＯＳトランジスタ９はオ
フし、ＮチャンネルＭＯＳトランジスタ５，６はオンし
ているので、トランジスタ１，２はオフしている。この
ときトランジスタ１７はオンしているものの、トランジ
スタ５がオフしているので、トランジスタ１にはベース
電流は供給されない。
【００３１】この状態で、入力端子２０にローレベルが
入力されると、トランジスタ９はオンし、トランジスタ
５，６がオフするのでトランジスタ１，２はオンする。
この時、出力３０は未だローレベルにあり、よってトラ
ンジスタ１７，１９はオンしているので、トランジスタ
１のベース電流は主としてトランジスタ９，１７によっ
て、またトランジスタ１のコレクタ電流は主としてトラ
ンジスタ１９によって夫々供給される。
入力されると、トランジスタ９はオンし、トランジスタ
５，６がオフするのでトランジスタ１，２はオンする。
この時、出力３０は未だローレベルにあり、よってトラ
ンジスタ１７，１９はオンしているので、トランジスタ
１のベース電流は主としてトランジスタ９，１７によっ
て、またトランジスタ１のコレクタ電流は主としてトラ
ンジスタ１９によって夫々供給される。
【００３２】この場合、トランジスタ１を駆動するイン
ピーダンスはローレベルで静止している状態よりも極め
て小さくなるので、図３の従来回路よりも極めて高速動
作が期待できる。
ピーダンスはローレベルで静止している状態よりも極め
て小さくなるので、図３の従来回路よりも極めて高速動
作が期待できる。
【００３３】この後、トランジスタ１，２のオンによっ
て出力端子３０の信号がローレベルになると、インバー
タ１６によって反転された出力端子３０の信号は、トラ
ンジスタ１７，１９のゲートに入力されるので、両トラ
ンジスタ１７，１９はオフする。従って、トランジスタ
１のベース電流はトランジスタ９及び抵抗１１によっ
て、またトランジスタ１のコレクタ電流は抵抗１２によ
って夫々供給される。結局、出力端子３０の信号がロー
レベルで静止している状態になると、必要最少限の電流
だけを流す様に設計できるため、消費電力を極めて小さ
くできることになるのである。
て出力端子３０の信号がローレベルになると、インバー
タ１６によって反転された出力端子３０の信号は、トラ
ンジスタ１７，１９のゲートに入力されるので、両トラ
ンジスタ１７，１９はオフする。従って、トランジスタ
１のベース電流はトランジスタ９及び抵抗１１によっ
て、またトランジスタ１のコレクタ電流は抵抗１２によ
って夫々供給される。結局、出力端子３０の信号がロー
レベルで静止している状態になると、必要最少限の電流
だけを流す様に設計できるため、消費電力を極めて小さ
くできることになるのである。
【００３４】図１の回路において、トランジスタ１のオ
フからオンへの状態遷移時に、ＰチャンネルＭＯＳトラ
ンジスタ９及び１７を介してトランジスタ１のオンベー
ス電流を供給して高速化を図っているが、Ｐチャンネル
ＭＯＳトランジスタ９のゲート幅はこのときのオンベー
ス駆動電流を流すに十分な大きさが必要となり、結果的
に素子占有面積が大となる。
フからオンへの状態遷移時に、ＰチャンネルＭＯＳトラ
ンジスタ９及び１７を介してトランジスタ１のオンベー
ス電流を供給して高速化を図っているが、Ｐチャンネル
ＭＯＳトランジスタ９のゲート幅はこのときのオンベー
ス駆動電流を流すに十分な大きさが必要となり、結果的
に素子占有面積が大となる。
【００３５】そこで、図２の他の実施例回路に示す如
く、ＭＯＳトランジスタ９は従来（図３）と同一の小面
積のままとし、その代りに、ＰチャンネルＭＯＳトラン
ジスタ１７と直列に他のＰチャンネルＭＯＳトランジス
タ１８を設け、このトランジスタ１８のゲートを入力信
号により制御する構成とすることができる。
く、ＭＯＳトランジスタ９は従来（図３）と同一の小面
積のままとし、その代りに、ＰチャンネルＭＯＳトラン
ジスタ１７と直列に他のＰチャンネルＭＯＳトランジス
タ１８を設け、このトランジスタ１８のゲートを入力信
号により制御する構成とすることができる。
【００３６】こうすることにより、可変インピーダンス
手段５０を互いに直列接続されたＰチャンネルＭＯＳト
ランジスタ１７，１８により形成し、ＰチャンネルＭＯ
Ｓトランジスタ９は従来と同一のものが使用できるよう
にしている。
手段５０を互いに直列接続されたＰチャンネルＭＯＳト
ランジスタ１７，１８により形成し、ＰチャンネルＭＯ
Ｓトランジスタ９は従来と同一のものが使用できるよう
にしている。
【００３７】図４は本発明の別の実施例を示す回路図で
あり、図１，２と同等部分は同一符号により示してい
る。本例は３ステートタイプのＴＴＬ出力回路に本発明
を適用したものである。３ステートタイプとするため
に、入力端子２０の他に制御端子２１を設け、２入力ナ
ンドゲートＡ，ＢとインバータＣとを用いて、これ等２
つの入力端子２０，２１の信号の論理演算を行い、ナン
ドゲートＡの出力をＭＯＳトランジスタ７，８，１０の
各ゲートに、またナンドゲートＢの出力をＭＯＳトラン
ジスタ５，６，９，１８の各ゲートに印加している。
あり、図１，２と同等部分は同一符号により示してい
る。本例は３ステートタイプのＴＴＬ出力回路に本発明
を適用したものである。３ステートタイプとするため
に、入力端子２０の他に制御端子２１を設け、２入力ナ
ンドゲートＡ，ＢとインバータＣとを用いて、これ等２
つの入力端子２０，２１の信号の論理演算を行い、ナン
ドゲートＡの出力をＭＯＳトランジスタ７，８，１０の
各ゲートに、またナンドゲートＢの出力をＭＯＳトラン
ジスタ５，６，９，１８の各ゲートに印加している。
【００３８】他の構成は図２の実施例と同一であるが、
可変インピーダンス回路５０を図１の実施例と同一にし
ても良いことは勿論である。
可変インピーダンス回路５０を図１の実施例と同一にし
ても良いことは勿論である。
【００３９】図４において、入力端子２１がローレベル
の場合、ナンドゲートＡ，Ｂはハイレベルを出力し、Ｐ
チャンネルＭＯＳトランジスタ９，１８，１０はオフと
なり、ＮチャンネルＭＯＳトランジスタ５〜８はオンす
る。よって、トランジスタ１〜４はいずれもオフとな
り、出力３０はハイインピーダンス状態となる。他の動
作は図２と同一である。
の場合、ナンドゲートＡ，Ｂはハイレベルを出力し、Ｐ
チャンネルＭＯＳトランジスタ９，１８，１０はオフと
なり、ＮチャンネルＭＯＳトランジスタ５〜８はオンす
る。よって、トランジスタ１〜４はいずれもオフとな
り、出力３０はハイインピーダンス状態となる。他の動
作は図２と同一である。
【００４０】
【発明の効果】叙上の如く、本発明によれば、バイポー
ラトランジスタのオフからオンへの遷移時においてベー
ス及びコレクタ駆動電流を供給する回路を、低インピー
ダンス状態に制御し、他の静止時には高インピーダンス
状態に制御することができるので、高速動作と消費電力
とを同時に実現できるという効果がある。
ラトランジスタのオフからオンへの遷移時においてベー
ス及びコレクタ駆動電流を供給する回路を、低インピー
ダンス状態に制御し、他の静止時には高インピーダンス
状態に制御することができるので、高速動作と消費電力
とを同時に実現できるという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来のＢｉ−ＣＭＯＳ型のＴＴＬ論理回路図で
ある。
ある。
【図４】 本発明の別の実施例の回路図である。
１〜４ ＮＰＮバイポーラトランジスタ ５〜８ ＮチャンネルＭＯＳトランジスタ ９，１０，１７〜１９ ＰチャンネルＭＯＳトランジス
タ ２０ 入力端子 ２１ 制御端子 ３０ 出力端子 ４０ 出力電位検出手段 ５０，６０ 可変インピーダンス手段
タ ２０ 入力端子 ２１ 制御端子 ３０ 出力端子 ４０ 出力電位検出手段 ５０，６０ 可変インピーダンス手段
Claims (3)
- 【請求項１】 入力信号がゲートに印加された第１のＭ
ＯＳトランジスタと、前記ＭＯＳトランジスタの導電チ
ャンネルに直列接続された第１の抵抗素子と、前記ＭＯ
Ｓトランジスタと前記第１の抵抗素子との直列回路によ
りベース駆動電圧が供給される所定導電型の第１のバイ
ポーラトランジスタと、前記バイポーラトランジスタの
コレクタ駆動電流を供給する第２の抵抗素子と、前記バ
イポーラトランジスタのエミッタ出力によりベース駆動
され回路出力端子にコレクタが接続された前記所定導電
型の第２のバイポーラトランジスタとを含むＴＴＬ論理
回路であって、前記第１のバイポーラトランジスタのオ
フからオンへの状態変化時に前記回路出力端子の電位状
態を検出する出力電位検出手段と、この検出電位状態に
より夫々制御され低インピーダンスとなる第１及び第２
の可変インピーダンス手段とを有し、前記第１及び第２
の可変インピーダンス手段を夫々介して前記第１のバイ
ポーラトランジスタのベース駆動電流及びコレクタ駆動
電流を供給するようにしたことを特徴とするＴＴＬ論理
回路。 - 【請求項２】 前記出力電位検出手段は前記回路出力端
子が入力に接続されたインバータ手段からなり、前記第
１の可変インピーダンス手段は、前記インバータ手段の
出力がゲートに印加され前記第１の抵抗素子に並列に設
けられかつ前記第１のＭＯＳトランジスタと同導電型の
第２のＭＯＳトランジスタからなり、前記第２の可変イ
ンピーダンス手段は、前記インバータ手段の出力がゲー
トに印加され前記第２の抵抗素子に並列に設けられ前記
同導電型の第３のＭＯＳトランジスタからなることを特
徴とする請求項１記載のＴＴＬ論理回路。 - 【請求項３】 前記出力電位検出手段は前記回路出力端
子が入力に接続されたインバータ手段からなり、前記第
１の可変インピーダンス手段は、前記インバータ手段の
出力がゲートに印加され前記第１のＭＯＳトランジスタ
と同導電型の第２のＭＯＳトランジスタ及び前記入力信
号がゲートに印加され前記同導電型の第３のＭＯＳトラ
ンジスタの直列接続回路からなり、この直列接続回路を
前記第１のＭＯＳトランジスタと前記第１の抵抗素子と
の直列回路に対して並列に接続し、前記第２の可変イン
ピーダンス手段は、前記インバータ手段の出力がゲート
に印加され前記第２の抵抗素子に並列に設けられかつ前
記同導電型の第４のＭＯＳトランジスタからなることを
特徴とする請求項１記載のＴＴＬ論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020455A JP2757651B2 (ja) | 1992-01-09 | 1992-01-09 | Ｔｔｌ論理回路 |
| US08/001,552 US5278463A (en) | 1992-01-09 | 1993-01-06 | Bi-CMOS logic circuit with inverter feedback for high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020455A JP2757651B2 (ja) | 1992-01-09 | 1992-01-09 | Ｔｔｌ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191265A true JPH05191265A (ja) | 1993-07-30 |
| JP2757651B2 JP2757651B2 (ja) | 1998-05-25 |
Family
ID=12027550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020455A Expired - Lifetime JP2757651B2 (ja) | 1992-01-09 | 1992-01-09 | Ｔｔｌ論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5278463A (ja) |
| JP (1) | JP2757651B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111641190A (zh) * | 2020-05-21 | 2020-09-08 | 四川虹美智能科技有限公司 | 变频冰箱压缩机短路保护电路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100712A (en) * | 1997-12-17 | 2000-08-08 | Philips Electronics North America Corporation | Output driver circuit with jump start for current sink on demand |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
| JP2865256B2 (ja) * | 1989-03-02 | 1999-03-08 | 株式会社日立製作所 | バイポーラ・ｍｏｓ論理回路 |
| US5173623A (en) * | 1989-05-15 | 1992-12-22 | Texas Instruments Incorporated | High performance BiCMOS logic circuits with full output voltage swing up to four predetermined voltage values |
| US5191240A (en) * | 1991-06-05 | 1993-03-02 | International Business Machines Corporation | Bicmos driver circuits with improved low output level |
| US5118972A (en) * | 1991-06-13 | 1992-06-02 | International Business Machines Corporation | BiCMOS gate pull-down circuit |
-
1992
- 1992-01-09 JP JP4020455A patent/JP2757651B2/ja not_active Expired - Lifetime
-
1993
- 1993-01-06 US US08/001,552 patent/US5278463A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111641190A (zh) * | 2020-05-21 | 2020-09-08 | 四川虹美智能科技有限公司 | 变频冰箱压缩机短路保护电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2757651B2 (ja) | 1998-05-25 |
| US5278463A (en) | 1994-01-11 |
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